DFMコストの決め手は
計算機リソグラフィ

[2007年07月号]

ハーフピッチ（hp）45nmおよび32nm世代の先端プロセスの製造を実現するには、新たな戦略が必要だ。その中でも計算機リソグラフィ技術の導入は設計フローに新しいソリューションを提供することになるだろう。

By Charles Albertalli，Tom Kingsley

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　トランジスタ数の急増と機能の追加、性能の向上を可能にしながら、微細なプロセスへと移行することは、前例のない方法で設計や製造フローを新たに作り変えることでもある。DFM（Design for Manufacturability）において重要な技術、ツール、インターフェースが出現し始めており、それらの実用的な価値が実証されるにしたがって、製造と設計の間の壁は予想以上に早く崩れつつある。この移行で、設計フローと製造慣例に根本的な変化が見られる。計算機リソグラフィは設計における問題を予測して防止する成功要因となるであろう。さらにこの技術は複雑化するリソグラフィ工程の難題に対応するために開発されている。計算機リソグラフィの進歩によって、先端プロセスの歩留まり向上を実現するための設計と製造フローの変化に対応し続けることができる。

　何年もの間、設計、マスク製造、ウェーハ製造の間には明確な壁があった。製造技術で定義され、制約されたデザインルールに従い、回路図やレジスタ転送レベル（RTL）から物理的機能を実行するポリゴン化を行っている。マスクメーカーは、許容可能なマスク描画性能を定義するマスクルールに従ってレチクルを製造した。今半導体メーカーは、露光波長以下の解像度で露光するリソグラフィ装置の物理的限界により、微細構造をSi上に転写する難しさに直面している。しかし、設計者はデバイス性能、タイミングクロージャ、消費電力に対する影響をますます懸念しており、プロセスばらつきの情報を設計フローに取り入れる効率的で効果的な方法を模索している。

　製造フローの基本的な課題は明らかだ。k₁ファクタの低いリソグラフィによって、計算機リソグラフィのエンジニアは革新的な露光構造と超解像技術（RET：Resolution Enhancement Techniques）を使ってハードウェアの解像度制限に対応しなければならない。プロセスウィンドウの許容範囲を狭くするには焦点深度（DoF）を克服するために平坦性の向上が要求される。マスクデータ準備グループは、大規模な設計と複雑で精巧なOPCによってデータファイルのサイズが増大する（65nmで200Gb以上）という事実に直面する。

　複雑化をよそに、ターンアラウンドタイム（TAT）は、ほとんど変わることのない製造プロセスと設計の両方におけるひとつの制約だ。

計算機リソグラフィの変遷

　半導体製造において露光波長以下の微細構造は、パターンサイズが現在の露光装置の波長である193nm（ArF）を下回ったときに定められた。OPCツールの出現により、計算機リソグラフィエンジニアは進歩する先端プロセス技術で複雑さを増したマスクデータ作成TATの問題に直面している。リソグラフィプロセスの課題と65nmと45nmプロセスに関連した計算の複雑性の両方によって、計算機リソグラフィツールの高度性能とそれをサポートするためのハードウェアプラットフォームの必要性が生まれている。

　計算機リソグラフィアプリケーションの歴史は三世代に分けることができる。一貫した製造でのTATを保つために必要なハードウェアとソフトウェアの影響を明らかにしている。

250nmから130nm、1996年から2001年

　CD値が、KrF露光装置の波長（248nm）よりも小さくなり、リソグラフィのエンジニアは角の面取りやライン端の引き戻しを制限する簡単な修正を行い始めた。これらは、比較的簡単なルールを使って効果的に適用された。その計算は速く、一般的にDRC（Design Rule Check）ツールを使用して行われる。レイヤー上の多角形の数はDRCに使用される標準のコンピュータでも修正可能なほど少なかった。1つか2つの汎用プロセッサを持つコンピュータと1Gb未満のメモリーで作業を行っていた。

130nmから65nm、2001年から2006年

　これは最初の変曲点がシングルスレッド、シングルGPP（General Purpose Processors）からマルチスレッド、マルチGPPへと発展した時期である。180nmは250nm対応の露光装置にシンプルなルールベースの補正を適用して生産にこじつけた。130nmでは、OPCの相互作用距離が最近接から数箇所へと拡張し、ルールベースの手法を使ってクリティカルレイヤーを補正する問題はさらに複雑化した。モデルベースの修正技術が開発されたが、高い計算負荷による長いTATの恐れがあったため、ユーザーはそれら導入に抵抗があった。これによって、当初は対称型マルチプロセッサ（SMP：Symmetric Multi-processing Machines）に対するマルチスレッドのソリューションの開発が行われたが、この技術は柔軟結合クラスタの分散型マルチスレッドプラットフォームとして出現した（図1）。

図1　マルチスレッドは計算機リソグラフィアプリケーションのために展開されたため、主要なプラットフォームは共有メモリーSMP型からよりコスト効果の高い計算ファームにすばやく移行した

　当時、インターネットの普及に伴う大量の需要があり、ひとつのコンピュータで巨大なメモリーを搭載する8～128のGPPをもったSMPサーバは絶頂期を迎えていた。ウェブサーバプリケーションは、多数の同一タスク（ウェブページ要求）が大量の同じデータ（ウェブページコンテンツ）にアクセスしなければならない共有メモリーSMPアーキテクチャにうまく適合しているようだった。そのコンテンツのすべての部分がウェブページのヒットに対応するプロセッサにアクセス可能である必要がある。しかし、プリント基板は、幾何学的な面積増加とデバイス数の増加に応じて費用がかかるため、この機能によって非線形のコアコストカーブが生じる。ひとつのシャーシ内の一組のボード上にさらに多くのプロセッサやメモリーを搭載し、超高速平行バスでそれらをマザーボードとしっかり結合することにより、ボードはさらに大きくなっていった。メモリーとディスクのコンテンションによりシステム全体のパフォーマンスがプロセッサ数の増加に対して直線的に増加しないことが明らかになった。

　同時に、低コストのLinuxサーバが出現し、標準計算ファーム（SCF：Standard Compute Farms）である柔軟結合グラスタは多くの高性能アプリケーションで支配的だったSMPシステムに対抗した。SCFのコンテンツを分割するためにソフトアプリケーションが導入された。結果として、アプリケーションの高性能計算市場は全体的にSCFへと移行し始めた。このとき、計算機リソグラフィアプリケーションは32、64、128、256 GPPジョブへと増加し始めた。このような高いGPP数では、SCFのGPPあたりのコストは大型SMPよりもずっとよい。さらに、計算機リソグラフィアプリケーションはメモリー競合問題に対して特に敏感であり、結果としてSMPコンピュータ上のGPPカウントが増えるにつれてTATも増加する。その一方で、OPCソフトウェアアプリケーションはSCFの動作を並列処理するのに理想的である。これらの理由から、SCFで起動可能な計算機リソグラフィアプリケーションが開発され、すぐに導入された。線形費用対GPPカウントはSCFを、高GPPカウントジョブでベストなTATをもたらす、最も対費用効果の高いプラットフォームにした。Linuxオペレーションシステムのあるx86 GPPを使ったSCFは計算機リソグラフィアプリケーションの標準として出現した。

65nm以下へ、2007年以降

　2つの要因が前進する計算機リソグラフィの新しいハードプラットフォームの必要性を駆り立てた。まず、2006年に45nmノードへの取り組みが始まり、リソグラフィアプリケーションを作動するのに必要な計算量が幾何学的に増加していることが明らかになった。理由は以下の通りである。

・OPCを必要とするレイヤー数の増加
・OPC計算の光学直径や相互作用距離の増大
・さらに複雑化するモデル
・シミュレーションが必要なプロセスウィンドウポイントの数
・基本修正アルゴリズムの複雑化

　最終的な結果として、計算機リソグラフィアプリケーションシステムを稼動するのに必要なGPP数に反映されるCoO（Cost of Ownership）の幾何学的な増加となる（図2）。

図2　リソグラフィアプリケーションを作動させるのに必要なCPU数はRETタスクを行う計算不可の増加の結果、幾何学的に増加している

表　FTTアルゴリズムのリソグラフィプロセスのスピードアップ

　従って、SCFのGPP当たりのコストがGPP数とともに直線的に増加する一方で、レイヤー上で計算機リソグラフィアプリケーションシステムを稼動するのに必要なGPP数は幾何学的に増加する。これによって、45nmノードでの計算機リソグラフィアプリケーションにおいてハードのCoO（ソフトウェアのライセンスも含む）が受け入れがたいほどに増加する。それに対応すべく、新しいプラットフォームのアプローチを追及し、結果として、リソグラフィアプリケーションの最も計算的に集中的な部分でGPPのパフォーマンスを促進するために特殊プロセッサ（CPA：Special Purpose Processors）が適用され始めている。もしCPAがアプリケーションのこれらの部分を十分に促進することができるのなら、この方法でのCPAの使用はGPPの追加よりもコスト効果が高い。例えば、表は、3.0 GHz x86 GPPと比較したセルプロセッサの単精度（32ビット浮動小数点）高速フーリエ変換（FFT）アルゴリズムの速さを表している（画像処理アプリケーションで使用したアルゴリズムの下位レベル部分の一例である）。結果として、SCFの使用がCPAやハイブリッド計算ファーム（HCF：Hybrid Compute Farms）とともに増加する（図3）。

　計算機リソグラフィの新しいハードウェアプラットフォームの必要性を後押しする二番目の要因は、半導体産業の大部分、特にプロセッサメーカーは、収益成長率を促進する計算能力に依然として依存しているからである。数年前までは、クロックレートの上昇によって達成され続けてきた。しかし、現在のパワー考察が、GPPでもCPAでも潜在トランジスタの速度を制限してしまう。

　これによって、プロセッサメーカーの手法がクロックレートの上昇からダイのプロセッサコア数の増加へと移行する（ここで、電力はコアの追加に従って直線的に増加しないという点に注意しなければならない）。この変化は、計算機リソグラフィにとって魅力的な特性を提供する新しいCPA技術の出現をもたらした。その特性とは以下に示す通りである。

・コスト削減
・大幅な電力、冷却、データ中心でのスペース要求の低下
・前世代のシステムよりも20～30倍TATが短縮。

図3　2つのハイブリッド計算ファームアーキテクチャ

計算とDFM設計フロー

　コンピュータプラットフォームとソフトアーキテクチャの進歩はDFM設計フローの新規開発に大きな利益をもたらす。65nm以下では、既知系統的パラメトリック歩留まりリミッタのホストが存在する。そのうちのいくつかはルールによる計算方法に対応している。デザインドメインに対して効果的に歩留まり限界レイアウト条件をモデルし予測するプロセスシミュレーション技術が必要なものもある。

　DRCのようなルールベースのプロセスコマンドにある並行コンピューティングソリューションの現在の開発は、クリティカルエリア分析や推奨ルール分析などの間隔ベースのチェックでTATを大幅に短縮した。EDAソフトウェアの革新的なアーキテクチャ改造は、拡張性を高め、TATを最小化し、設計のトレードオフ分析を可能にする方法をもたらした。

　リソフレンドリーな設計などのDFMアプリケーションは、リソグラフィプロセスを精密にモデリングすることと歩留まりを上昇させるトポロジー改善ができるデザインフローでプロセス上流の結果を再現することに依存している。ライブラリやアプリケーション特有のIPブロックなどのカスタムIP開発とフルチップやフルブロックのルーティングレイヤーチェックの両方に対応するフローが確立されてきた。これらのDFMに関連するチェックは従来の設計フローにおいて新しい要求であるため、チェックにかかる計算時間は導入において極めて重要である。

　リソグラフィプロセスチェックによる歩留まり堅牢性改善は、いまやDFMではよく知られたことだ。主な大手ファウンドリは、ファブレス設計メーカーにリソ関連のプロセスキットを提供し、ファブレスメーカーが、IDMが入手可能なものと同じ製造情報にアクセスできるようにしている。高性能で、柔軟結合のコプロセッサの加速を可能にする高性能なEDAツールソフトウェアアーキテクチャは、多数のプロセスウィンドウシミュレーションが必要とされる次世代のプロセス技術においてTATを短縮させる性能を提供するとみられる。

　設計におけるウェーハ輪郭シミュレーションへのアクセスは設計の最適化とパラメトリック変動の影響の特性化においてメリットがある。設計者がリソグラフィとエッチングでのプロセス変動影響をシミュレートし、ウェーハ輪郭情報を使用してデバイス性能や他のパターン転写済みや描画済みの電気的なパラメータをモデリングできるように、65nmの開発で新しい性能が出現している。これらのシミュレーション結果を用いて、実際の転写されたパターンはデバイス性能モデリングに使用可能である。SPICEネットリストはプロセス条件の組み合わせから抽出することができる。抽出されたSPICEネットリストによる回路シミュレーションによって設計者は描画済みのものだけでなく転写済みのプロセスウィンドウで機能タイミングや電力の解析を正確に行うことができる。シミュレーションした回路性能の結果を実際のプロセス制御分布と併せて使用することで、複数のプロセス変動条件における歩留まりとチップの性能に対する影響を知ることが可能になる。

　制御用密度充填ツール、ビア密閉ツール、ワイヤー改造ツール、ビア二重化ツールなど、付加的なDFMツールが入手可能になってきた。全てのプロセス変動条件下で有益な変化は何か、設計者に明確なガイドラインを提示する機能と費用係数を提供することが課題である。例えば、ビア二重化は歩留まりを上昇させると一般的に認識されているが、ある例ではリソフレンドリーではないレイアウト変更が生じることがあるという。

　業界が45nmから32nmへと量産を移行する際には、製造可能性を確保するために新しい戦略が必要だ。パターン転写の忠実度に影響を及ぼす変数は増加し、これらの変数間の相互関係は、計算の課題をますます複雑化している。

＊　＊　＊　＊

Charles Albertalli は、米Mentor Graphics社のCalinre RET&MDPマーケティングディレクター。米ワシントン大学St.Louis校を卒業。

Tom Kingsleyは、Mentor GraphicsCalinre RETプロダクトマーケティングディレクター。米カリフォルニア州UCLAを卒業。

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