パッケージ・オン・パッケージ（PoP：Package-on-Package）技術は、携帯通信機器市場にとって重要な位置を占めるようになった。米Amkor社COO Oleg Khaykin氏も「まるで産業界が全力を挙げてPoP技術を支援し、その一方でパッケージ・イン・パッケージにはそっぽを向いているようにみえる」と述べている。

　この三次元パッケージング技術では、実装工程において完全にテストされたパッケージ2つが積層されるため、良品チップ（KGD：Known Good Die）のコスト高の問題が解決される。また、特定の電話やメーカーの要求に応じて、メモリーとロジックのミスマッチな組み合わせ——製造元すら異なるかもしれない——をするといった柔軟な設計が、携帯機器メーカーにとって可能となる。

　「パッケージを積層して端子を一緒にはんだ付けするというのは、非常に有利」と米Gartner Dataquest社半導体製造リサーチ部門バイスプレジデントJim Walker氏は指摘する。「もし問題があれば、別々にしてリペアもできる」。

　上層のPoPには通常、ファインピッチ・ボールグリッドアレイ（FPBGA：Fine-Pitch Ball Grid Array）構造の中に、積層メモリーデバイスが統合されており、一方、下層のPoPには概してなんらかのロジックデバイスが収められている（図）。「機器メーカーはこれらのパッケージを購入し、携帯電話のボードに一度に合わせてリフローしている」とシンガポールSTATS ChipPAC社Emerging Technology for 3-D PackagesディレクターFlynn Carson氏は、このように説明した。「彼らは、バーンインを通ったメモリーと、充分にテストされたベースバンドもしくはロジックを使って、更に入念なテストを受けたPoPを設計することができる。主要な携帯電話メーカーはどこも、すでにPoPを使っているか、これから使い始めようとしており、これらはベースバンドロジックあるいはASICプロセッサとメモリーを混在させたものだ」。

　技術面での課題のひとつとしては、はんだリフローの問題を回避するため、上層と下層のPoPパッケージの互換性が非常にシビアになるという点がある。「応力制御が、リフロー工程における鍵になる」とCarson氏は言う。「このようなかなり大きめの薄板パッケージは一緒に、マザーボードに同時リフローする必要がある。サブコンでは、どの材料の組み合わせやどのデザインルールを用いれば、下層と上層のパッケージの応力を制御したり互換性を持たせたりできるかを心得ており、このトータルソリューションにより、製造工程において高い歩留まりを実現させる」。

　では、PoP技術はどのように発展していくだろうか。「パッケージの全体的な積層厚をより薄く、という重圧が多大にかかっている。その高さ目標は、1.4mm」（Carson氏）。今現在、PoPパッケージ全体の高さは一般的に、1.6mm未満である。STATではダイの厚さが75μmというものを量産中だが、Carson氏によれば今後さらに、60μmもしくはそれ以下へと向かう模様だ。ダイのアタッチ材料や基板材料、モールドキャップもPoP同様に発展しており、全体の厚さを減らそうとしている。

　今日、量産されているPoPのほとんどが、サイズにして1.2×1.2mm、または1.5×1.5mmというもので、これはさらに縮小の方向に向かっている。このことから、下層、上層のパッケージともに、はんだボールのピッチを減らす必要が出てくる。「典型的な下層PoPパッケージはボールのピッチが0.5mm、上層PoPパッケージではボールピッチが0.65mmだ。そして、パッケージサイズを減らそうという試みとともに、このピッチも減少していっている」（Carson氏）。

　PoPの発展をさらに進めるため、STATはFan-in PoP技術も開発した。これはマルチダイを持ち、大きめのサイズのダイを縮小したフットプリントに収めたデザインで、汎用メモリーパッケージを上面側にセンターボールグリッドアレイパターンで載せることができる。