45nm以降に向けたFEOLの課題に進展

[2007年08月号]

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　2007年6月27日、東京コンファレンスセンター・品川にて、Semiconductor International日本版（SIJ）主催の第11回テクニカルセミナー「FEOL Solution 2007」が開催された。

　既存の微細化手法では、トランジスタ寸法が45nmに達すると時に技術的な障壁、いわゆる「Red Brick Wall」にぶつかるとされ、トランジスタ構造にFUSI、High-k/メタルゲートなどを導入する試みが行われている。リソグラフィにおいては、液浸露光技術やダブルパターニング技術の採用が検討されているが、量産レベルで採用するにはコストも含めた検証が必要とされる。今回のセミナーでは、次世代トランジスタの全容から、次世代トランジスタ形成の鍵を握るリソグラフィ技術、歪みSi技術、FUSIやHigh-k/メタルゲート技術、USJに挑むイオン注入工程など、FEOLプロセスの真髄に迫った。

スケージリングの今後、CMOSのこれから

日本アイ・ビー・エム東京基礎研究所の平洋一氏

　日本アイ・ビー・エム東京基礎研究所の平洋一氏は「IBM Global Technology Outlook」と題して講演を行った。現在、米IBM社では、約30万人の社員のうち、日本を含む八つの拠点にて3000人程度が基礎研究を行っている。平氏は、現在行っている同社研究所の取り組みをはじめ、システムトレンド、CMOSのスケーリング、今後の微細加工技術などについて語った。

　CMOSのスケーリングについて同氏は、「2nmなどのようにパターンサイズが原子よりも小さくなることはないだろうが、今後も45nm、32nm、22nmというように微細化が続くことは間違いない」と述べる。ただ、さらなる微細化には「光リソグラフィ技術の進歩や自己組織化材料などの新しい微細加工技術が必要である」とした。

　そして、半導体デバイスとしてのシステム性能は今後も向上を続けるが、微細化よりも問題になってくるのは「パワー」であるという。シングルコアのプロセスを高密度化していくという考え方には限界があり、クロック周波数10GHzを越えるようなCPUの実現は難しいと述べる。その理由は、「冷やせないから。そのようなパフォーマンスを得るには、ローパワーにして複数のコアを設ける必要がる」とし、チップ冷却が性能向上を制約することでトランジスタ単体の性能向上は次第に困難となり、MPU設計はマルチスレッドやマルチコアへ向かうとした。

　また、実装やチップレベルでの三次元化が必要になると述べ、今後は微細加工によるナノテクノロジーの技術展開として太陽電池などへの応用が期待されているとした。

メタルゲート、High-kでの研究成果

米SematechのSeung-Chul Song氏

　米SematechのSeung-Chul Song氏は、「Advanced Metal Gate and High-k Technology for Nano Scale CMOS Devices」と題して講演を行い、メタルゲートおよびHigh-kに関する最新の研究動向について紹介した。

　同氏は、EOTや移動度など、32nmでの要求値を満たしたHfベースの絶縁膜が実現可能になったとし、22nmにおいてはEOTで0.8nm、誘電率は30以下をクリアする必要があるだろうとした。また、NMOSメタルゲートでは、バンドエッジの仕事関数においてLa₂O₃キャッピングプロセスが有効であることを確認したという。一方でPMOSメタルゲートについては、高温の熱処理後や薄いEOTにおいて仕事関数が低下することなどが課題であるとし、PMOSに関してはAl₂O₃のキャッピングプロセスにより300eV以下というメタルゲート仕事関数の改善がみられたとした。

（鉄井亮一）