2007年4月、テキサス州オースティンで開かれたSPCC（Surface Preparation and Cleaning Conference）にて、ベルギーIMECのUltra Clean Processing ProgramプログラムマネージャのPaul Mertens氏は、45nm、32nm世代のデバイスにおける課題を概説した。最大の課題はパーティクル除去とダメージのバランスをとること、FEOLアプリケーションで最小のSi損失にとどめながらのレジスト剥離と洗浄、メタルゲート積層の電解腐食、そしてBEOLでは実効誘電率を保ちながらのレジスト除去という。

　課題は、「パーティクルへの接着力より洗浄力を確実に強くして」、しかしそれでもダメージを与えないほどの強さで、パーティクルを最大限除去することだ。これら異なる分野同士で重なる部分を理解し、削除するためにさらなる研究が必要と同氏は述べる。

　ゲートスタック形成中のSi損失を避けることもクリティカルな問題で、ソース/ドレイン（S/D）エクステンション注入・Halo注入の要求事項とS/D領域の要求事項を差別化することが重要だという。

　エクステンション注入・Halo注入はゲートスタックの決定後行われる。この段階でレジストを除去するのは、HfO₂などの新材料やメタルゲートが存在するので45nmデバイスでは困難を伴うかもしれない。エクステンション注入レベルは通常1×10¹⁵cm^-2である。「いくつかの化学反応には非常に注意を要する。ダメージ、あるいはSi損失などを避けるため、アッシングをやめて、代わりにSPM（Sulfuric-Peroxide Mixture）のようなものを導入しているところもある。しかし、実際は、これら多くの新しい材料はSPMと互換性を持たないことは明らかだ」と同氏は述べる。「現在は溶媒に焦点が当てられているが、その分野でも十分な注意が必要だ。どんな溶媒でもこれらの材料と互換性があるというわけではない」。

　S/D領域では、Siをエッチングし、それをエピタキシャル成長させたSi（PMOSデバイス用SiGe）で置き換えることで、高性能デバイスが作られている。これはIn-situでドーピングされる、あるいは、より多くの場合、高用量の注入が後に続くことがある。「ここで大問題なのは、除去可能な材料は少量ではないということだ。Åレベルではない。数nmの量を何の問題もなく除去できる。ここでの大問題は、非常に感度の高いSiGeと互換性のある化学反応を見つけることだ。SiGeは水溶液中でいかなる酸化反応によってもすぐに侵されるので、繰り返しになるが、SPMのようなものは恐らく不適切だろう」とMertens氏は述べる。

　これらアプリケーションでSi損失がなぜ重要かというと、ドーパントの多くは約20～25nmという比較的浅いところに注入されているからだ。「注意深く見てみると、これら注入物の上部数nm中に高濃度の部分が存在することが分かる。これらはまさにレジスト膜剥離のときに失いたくない部分だ。トランジスタチャネルとの良好な接合や、高い駆動電流を保ち抵抗を避けるために極めて重要なのだ」（同氏）とした。

　また、Mertens氏は「失われる材料量はプロセス全体で最大1nm程だろうから、おそらく1洗浄あたり0.5nmくらいが今後のスペックとして適当だろう。現在ITRSが示す数字（1～1.5A）は厳しすぎると思う。修正する必要がある」という。

　新材料の導入に伴う別の大きな課題は電解腐食である。ほとんどのメタルゲート構造では、メタル薄膜の上にPoly-Si厚膜がのる（図）。「2つの導電体が互いに接触しており、電解電池を形成する可能性がある」とMertens氏は説明する。

　BEOLアプリケーションでは、剥離が最もクリティカルな問題だ。「剥離したい材料は、Low-k膜の性質と化学的に極めて関連性があるので、大変な困難を伴う」とMertens氏と述べ、「よって、選択比がここでのカギとなる。また、重要となるもう一つの問題は、低極性の材料を扱っているということだ。ダメージを受けていなければ、通常それらは疎水性が高いので、高性能の乾燥技術も求められている」とした。