小型化およびコスト削減への挑戦が進み、さらに信号処理やメモリーの性能が向上していることから、PoP（Package- on-Package）積層技術が、携帯機器のマルチメディア・アプリケーションでロジックとメモリーを集積する最適なパッケージング技術として急浮上してきた。PoPは技術雑誌や学会で大きな注目を集めているが、このとんとん拍子の成功の陰には、その裏話として、システムからSiインテグレーションまでの技術的な課題、サプライチェーンの課題を解決するための共同開発や共同設計の1つがある。

　システム設計者は、PoPには新アプリケーションや次世代製品に再利用できるプラットフォームを提供できるという利点があることを認識している。スマートフォンのような高機能携帯電話のメモリー容量を設計サイクルの非常に遅い時点で決定できるようにすれば競争力は向上する。

　集積チップ数の向上や異なるデバイスの集積を可能にするための3次元積層パッケージング技術への要求はずっと以前から認識されていた。しかし、マルチメディア機能への需要と、大量生産、短いライフサイクル、小型化、非常に細分化された製品への課題から、スマートフォンが、PoPソリューション開発を後押しするキラー・アプリケーションになった。

　PoPは、非常に薄い、ファインピッチのボールグリッドアレイ（BGA）パッケージの積層による表面実装が可能で、これはロジックとメモリーを柔軟に、しかも標準化された構造で接続するために特に設計されたものである。

　PoP以前には、積層チップSiP（System-in-Package）技術を使用してメモリーとロジックを集積していた。この技術は、フラッシュメモリーやSRAMのマルチチップ・パッケージ向けに開発された膨大な積層チップインフラを通して定着した。しかし、それはアーキテクチャや部品調達の柔軟性を阻害し、一方で製品コストの上昇を招いた。この問題は、積層チップSiPのサイズや性能によるものではなく、コストや設計、製品化までの時間の制約にある。

　ロジックのメーカーは、もっと高い収益を得られる可能性があったが、設計や、メモリーの調達・在庫、製品の保証に高いリスクを負わなければならず、これはメモリー集積での利幅を超えていた。メモリーメーカーは、新しいデバイスごとに新規のウェーハテスト手法に投資しなければならず、SiPのピン配列の最適化や、商品の価格設定、歩留まり保証への圧力に曝された。このことと、SiPの仕様と合致しないデバイスでサプライヤが収益を損失してしまうようなウェーハ供給モデルとが相まって、ウェーハ供給において使用できるメモリーの幅が制限された。さまざまなサプライヤが成功と失敗が合半ばしながら新しいパッケージ積層技術を推し進めていった。その結果、市場にこのPoPソリューションの機が熟し、バリューチェーン全体にわたる主要ニーズに合致するようになった。

　PoPソリューションの価値はPoP構造の単純さにある（図1）。下部構造部品は米電子機器技術評議会JEDEC（Joint Electron Device Engineering Council）の標準規格として設計され、ロジックメーカーによって供給され、テストされる。サプライヤの標準設計、実装、テストフローの後には、標準部品として同一性能・信頼性レベルが保証される。トップ構造部品はメモリーメーカーによって供給されるが、これも標準部品として同一レベルと製造フローが実現される。OEMメーカーや受託製造メーカー（CM）は、これら2つの構造部品を調達し、バッチ式のはんだリフロー・プロセスを維持した標準の表面実装工程フローを改良してそれらを積層する。OEMは、ロジック部品とメモリー部品を積層することによる小型化と集積の優位性を、積層チップSiP製品につき物のビジネスコストや物流コストなしに得ることができる。

　2005年、我々はパッケージを積層できるような非常に薄くてファインピッチのBGA（PSvfBGA）を発表した。これは、PoP積層技術の土台となる高密度プラットフォームだった。それから2年、ベースバンドアプリケーションや画像プロセッサ、関連する携帯電話メモリーの主要メーカーはどこも、PoPベースの製品を出荷、あるいは発表しようとしている。しかし、このパッケージ積層ソリューションは、2年前に突然市場に登場したわけではない。PoP共同開発の成果は2003年のElectronic Components and Technology Conference(ECTC)でフィンランドのNokia社と米Amkor社の共同論文として初めて発表された。¹）

　複雑さ、競争、細分化、特化が強まることはサプライチェーン崩壊の背景となる力であり、これはアウトソーシングの高い伸びにつながる。サプライチェーンの専門家たちを集中的な共同開発関係へと結びつける動機が業界全体に広がってきている。特に次世代の3次元半導体集積技術の分野で著しく、この分野では、商品化には新たなインフラと設計の標準規格が必須である。PoPソリューションやインフラの共同開発への強力なかかわり合いがあったからこそ、PoPが大きく成長し、新しいアプリケーションに受け入れられた。

　業界初の構造分解レポートで報告されたPoPは、上部のメモリーが3チップ積層で、厚さ1.8mmに合計4チップが積層された。216ヵ月後、上部3チップのメモリー部品の積層を1.4mm厚に薄型化した4チップ積層のPoPが発表された。3携帯機器の設計者たちは、この薄型PoP積層技術と、PoP規格および積層のためのインフラの進歩が、PoPをより広いレンジの携帯機器アプリケーションに取り入れて設計する際のブレークスルーと考えている（図2）。

　これと同時期に、業界はJEDECでのPoP標準化を進めていた。設計と物理的なパッケージ概要の標準規格をJC-11委員会が発表した。以下にその内容を示す。

■PoP設計ガイドライン。 Publication 95 Section 4.22は、積層の物理的な整合性を確実にするため、チップサイズ8?21mmのPoPについてトップ構造およびボトム構造の設計を規定している。

■MO-266Aは、ボトムパッケージについての物理的な概要を規定しており、標準および高密度のメモリー・インターフェースについて0.65mmおよび0.5mmのトップ・ランドピッチとしている。MO-273Aは、接合するトップパッケージの概要を規定している。

　JC-63 Multi-chip委員会は、メモリーインターフェースの電気的なピン配列の標準化を行なっている。パッケージサイズが11～16mmのPoPについてのメモリーインターフェース・ピン配列はJEDEC規格No.21cの中に規定されている。

■目標のPoP本体サイズ
■PoPの積層パッケージの高さ見積もり
■ボードレベルの信頼性要求およびアンダーフィルのオプションの有無
熱的要件：
■積層中の全デバイスの最高消費電力
■環境温度条件
■最高デバイス接合温度（T_j）限界

■トップパッケージのメモリー・インターフェースとボトムパッケージのロジック・デバイスの両方についての電源および接地、I/O数を得るネットリスト開発
■高速な立ち上がり時間を要する差動対および差動信号のリスト
■クリティカルな信号およびインターフェースについてのタイミング計画（例えば、メモリーデータバス要求に最大立ち上がり時間スキュー計画があるか？）
■RFコーデックあるいはノイズに敏感な信号をすべて強調する。
■クリティカルな信号についての目標スペック（R、L、C）をリストアップする。
製造設計：
■テスト用の設計?両面テスト用のソケット・ソリューションを特許出願中である。ボトムBGAのピン数削減とともに、ボトムPoPソリューション部品もテストできる利点がある。
■コスト効率用の設計?現在まで、PoPアプリケーションは積層用に設計されたわけではないロジック・デバイスを集積していた。結果として、ブラインドビアや埋め込みビアのある高密度の4層基板がボトム部品の配線に必要だった。PoPアプリケーションには最良の基板供給ベースと設計ルールが重要である。

　通信、コンピュータ、そして家電用エレクトロニクスの機能融合によって新たなマルチメディア・プロセッサやメモリー・アーキテクチャの開発が促進されている。さらに、これらのアーキテクチャをグローバルな操作性が実現できるように最適化し、一方で携帯機器向けに小型化しなければならない。

　高性能の信号処理の必要性によって、ベースバンド・モデムやアプリケーション、メディア・コントローラを1つのチップに集積した複数コアの65nmCMOSチップの採用が推進されつつある。これに伴う入出力の多様化と帯域数の増加によってピン数は増える。チップサイズを大きくすることなくピン数を増やすために、次世代のPoP積層のボトム部品には0.4mmピッチが浮上する。これによって基板やマザーボード、SMTのコストが上がる可能性があるので、設計者は、ファインピッチが可能にするいかなるサイズ縮小もアプリケーションで当然と考えるべきである。

　また、データ転送速度の高速化や、コードおよびデータ記憶用のメモリー容量の増加によって、ピン数の多いインターフェースを要する新たなメモリーの組み合わせも検討されている。今は0.65mmがPoPアプリケーションのインターフェースとして優勢だ。0.5mmピッチに縮小することにより、同じパッケージサイズならば31％ピン数を増やすことができ、一方、ピン数を従来と同じにすればパッケージサイズを一辺3mmずつ縮小できる。もちろん、この優位性を実現することで他の設計条件が犠牲になるだろう。高密度の0.5mmピッチにすることによる部品密度やSMTスタッキングの問題である。

　形状因子やコストを犠牲にすることなくシグナル・インテグリティを保持するためには、追加の受動部品をサイズ効率およびコスト効率の最も良い方法で集積しなければならない。埋め込み型を含むさまざまな受動素子集積の選択肢があり、それぞれ、コストパフォーマンスの複雑なトレードオフがあるので、設計者は各アプリケーションの最良なソリューションを決定する前に注意深く1つ1つの選択肢を検証すべきだろう。⁴）

　次世代の高密度PoP積層技術のアーキテクチャ要件やインテグレーションの選択肢に関する複雑な組合せを使って、業界は同様の共同設計や共同開発手法を採ることができる。これはPoP技術の最初のアーキテクチャでその有効性が示されたものだ。サプライチェーンから、半導体やSMT、プリント配線板（PCB：Print-Circuit Board）、パッケージングの専門家をコンサルティングすることにより、システム設計者は、自身が設計する次世代PoPスタッキングが、コストおよび性能の面で要求に合うように最適化することができる。ピン数の増加、性能の向上、小型化への要求が高まるなかで、最新のパッケージング技術がシステム設計者とICサプライヤの両者にとってより戦略的なものになってきている。最適な次世代パッケージング技術の選択あるいは開発によって製品の成功に差が出てくる可能性もある。

1. A. Yoshida and K. Ishibashi, “Design and Stacking of an Extremely Thin Chip-Scale Package,” Proc. of ECTC, 2003, p. 1095.

2. The Prismark Wireless Technology Report, March 2005.

3. The Prismark Wireless Technology Report, July 2006.

4. T. Kamgaing et al., “Future Package Technologies for Wireless Communication Systems,” Intel Tech. Journal, Nov. 9, 2005.