米IBM社、独Infineon Technologies社、米AMD社の研究者による最近の研究で、ライナープロセスが適切に処理されると、極薄のPVDバリアが45nmノードで高い信頼性を示す可能性があることが実証された。とりわけこれはPVD再スパッタリングプロセスの一つであり、同プロセスは高アスペクト比ビアの側面に沿ってTaN材料を成膜する一般的な手法になった。InfineonのエンジニアArmin Fischer氏らは、半導体の信頼性に関する国際学会IRPS（International Reliability Physics Symposium）にて研究成果を発表した。

　高アスペクト比の小さいビアを埋めるため、スパッタリングにより形成されるライナーは、180nmノードで使用された平行物理的気相成長法（Collimated PVD）とイオン化物理的気相成長法（Ionized PVD）から、130nmと90nm世代の再スパッタリングPVDライナーに進化した。装置の観点からいえば、少なくとも2つの選択肢がある。1つは、TaN成膜後Ta成膜前に別の装置を使ってex-situでArの再スパッタリングを行う方法で、もう1つは、TaN成膜中にin-situでArの再スパッタリングを行う方法だ。この研究では、ライナー膜厚、再スパッタリング・シーケンス、再スパッタリング強度に関して、テスト構造のエレクトロマイグレーション（EM）とストレスマイグレーション（SM）の挙動が考察された。テスト構造はシングルビアと微細ライン（線幅：直径＝1：1）から成り、ビアからラインに電流が流れる。テストは30mA/μm2、300℃で行われた。ストレス起因によるボイドの成長は、さまざまな形と数μm四方の大きさを有する鎖状の大きなメタル溜り（Metal Reservoir）を使って、高温保存（225℃で1000時間）中の抵抗ばらつきによってモニタリングされた。これはメタル溜りの上部と下部に配置され、短いライン・セグメントによりシングルビアと接続されている（図1）。

　彼らは、65nmノードのメタル溜り上部に接続されたシングルビアの早期EMによる不具合（上流方向にストレス）とSMによる不具合の両方に関し、130nmノードの不具合とは異なる不具合モードを観測した。EMとSMの両ケースとも、スリットボイドがビアの中間部分に形成された。同じ不具合がex-situとin-situの両ライナーで起きた。以前の技術ノードでは、同不具合はビア底部で形成されていた。このようにビアボイドの位置が変化したのは、ビアが下層メタルへ貫通しやすくなり、弱いスポットがビア底部からビア側壁へ移ったため、と彼らはみている。

　下流方向にストレスのかかったシングルビアや大きなメタル溜り下部へ接続されたビアに関しては、65nmノードのEMとSMによる不具合モードは以前のノードにおける不具合モードと同じだった。ボイドはビア直下のメタルラインで形成された。

　ex-situでの再スパッタリング時間のテストで、再スパッタリング強度が上がるにつれ、ビアの下層メタルへの貫通が促進されることが示された。ビアがメタル溜り下部に接続された状態でのSMによる不具合率は、メタル溜り上部に接続された場合のそれより、強度に影響を受けやすいことが判明した。　これは最大ストレス点の位置の変化と関係している（図2）。よって、高低ストレス点間のストレス勾配は減少し、そのことがビア下のメタルラインのメタル溜りが大きい時には大きな役目を果たす。大きなメタル溜りがビア上に存在する場合、ウィークポイントはビア中間部にあるので、ビアの貫通レベルが及ぼす不具合率への影響は小さくなる。

　In-situのスパッタリングプロセスでは、再スパッタリング・シーケンスのSM挙動に対する影響は同じ傾向をたどった。再スパッタリング強度が2倍になったとき、SMによる不具合率は約1/8に減少した。