微細化が進む中で、以前無視した領域が今では重大な問題になり、モデル化が必要になっていることもある。配線の厚みは130nmに比べて45nm、32nmでは電気的性能により重大な効果をあたえるので、たとえばCMP（Chemical Mechanical Planarization）の影響がより重要な役割をになう。たとえばエッチング工程やこれらのかかるストレス、その他のプロセスの効果についてもモデル化しなければならない。

　「130nm以下のノードではトランジスタの基板へのリーク電流が懸念される」とFilseth氏は言及した。「微細化された寸法で接続されるとすべてが変動する。最初はリーク電流への懸念だったが、今ではデバイスの動作条件下で1桁のリーク電流のばらつきが懸念されている。設計者は、3次的な影響による効果が支配的になってきているマニュファクチャビリティ（製造可能性）と電気的性能の変動について腐心している。

　今までは、プリントによる制限のため、いくつかの構造を避けるか、各々の特定スペース内での配線を回避するなどの配線を置かないルールが開発された。現在エンジニアはさらに細かい製造プロセスのシミュレーションでこれを補足している、これらの制限を含む一連のルールを使うことで、設計での性能能力からくるコスト、もしくは依存性、もしくは経験上の方法で、各々の可能なケースを控えめに補うことができる。

　CadenceカスタムICのプロダクト・マーケティング・ディレクターである　Sandeep Mehndiratta氏は、たとえば空乏層、ウェルの近接効果（Well Proximity）、そしてストレス効果を動的に表わすため、これらの効果をシミュレーションする上で要求精度を考慮したモデリングで多数の物理的効果を処理しなければならないと言及した。「現有の標準的なモデルは、たとえばPSPとHISIMの次世代モデルへと取って代わられようとしている。これらは業界標準のCompact Model Council （CMC）によって、Siとの相関性と同一化の結果を第2次および第3次の物理的効果で表す、精度のあるモデルとして現在検討されている」とMehndiratta氏は語った。BSIM4は標準的なCMOSトランジスタのモデルであり、主に90nmと65nmのアプリケーションで使われており、さらに精度の高い電気的な効果をモデリングするために使用されている。

　方向性としては、いままで方程式モードでなされていたものを、複雑な方程式での表現と、他への移植性の改善ため、Verilog-Aタイプのモデルの中で、トランジスタの電気的なモデルを表現することである。これは物理的影響をトランジスタレベルで表現することであるが、電気的に示されたプロセス特性を、回路性能をシミュレーションするために電気的に表現し、かつプロセスデータとしてモデル化される。「微細化されたデバイスによるVerilog-Aの使用は、同一チップ上にアナログ、デジタル、RFドメインを持つ次世代デザインに対して正確なシミュレーションを行う上での性能に対して挑戦的である。」とMehndiratta氏は語った。「我々は、微細化されたデバイスのモデルを使用することにより、生来組み込まれた方程式をもとにするモデルで、デザインをシミュレーションするシミュレーション技術を提供する」。

　CadenceでシミュレーションとモデリングのコーポレートバイスプレジデントであるZhihong Liu氏は、共通モデルの特徴は表面ポテンシャルを基にしており、しきい値以下の微弱な領域内でさらに物理的であり特に正確さを持つよう考慮されていると指摘する。「以前、我々は異なったコーナーを表すモデルを使用してプロセス領域を取り扱った。速度の早いナノメーター構造を基にしたデザインに対しては、これは不適当である。設計者は今、システマティックな変動を考慮に入れた、もっと正確な統計的な解析に頼っており、そして正確な歩留まりと性能を見積もるために、回路設計にモンテカルロ解析を適用している」と彼は語った。しかしながら、さらに進んだプロセスとの関係を絡ませることにより、さらなる中間モデルのアルゴリズム抽出が必要になっており、プロセスの反復からくる統計情報がさらに複雑にしている。

　もうひとつのハードルは、デザインフローでレイアウト終了後にのみ有効となる、OPC（光近接効果補正）とレイアウト依存のデータ等の複雑なモデリングの情報が大部分をしめることである。レイアウトデータは検査され、レイアウト関連のモデルに入れられ、そして回路はシミュレーションされる。情報の氾濫と複雑なモデルは、シミュレータの速度を落としデザイン効率に対して複雑化の難題を突きつける。

　「ここにはいくつかの構成要素がある。」とFilseth氏は述べる。「65nm以降の45nm、32nmそして22nmの寸法でのプリンタビリティに何が起きるのか？配線とトランジスタのレイアウトは、 設計者がひく最初の図面とSiでの実際のレイアウトとは異なっている。もし我々が、製造工程でのエンジニアがトランジスタの電気的な挙動に対するインパクトの原因となるこれらの構造をどのように物理的に最適化をするのを理解するならば，このモデリングは製造とデザインとの橋渡しとなる」。

　45nmあるいはそれ以降では、一般的な問題は、システム内でのRF、アナログ、ベースバンド、カスタム・デジタルらの複数のドメインの集積化に対して、膨大な検証を伴う問題が現れる（図1）。各ドメインでのベリフィケーションと統合化の技術は成熟しているが、すべてのドメインにまたがって変化するインターフェース、相互作用、ローディング効果、寄生素子らの条件が、全体のシステムのなかで一緒にされ、信頼性の高いベリフィケーションで全体のシステムをタイムリーに確認する必要がある。「設計者がアーキテクチャの検討からブロック・レベル、RFデザイン、最終のフルチップのベリフィケーションへと開発が移行するにしたがって、シミュレーションとモデリングへの要求は変化していく」とMehndiratta氏は語った。

　レイアウトされたデバイス周辺の物理についてさらに学習する必要があるとRobertson氏は指摘した。「どのようにMOSFETは動作するかを究明するうえで、数世代古い、寸法がゆるいプロセスで無視してきた他の効果をみる必要がある。追加的に、理想的なレイアウト（通常は理想的な長方形）を測定するとき、これらのモデルはすべてのパラメータが、Si上で見る真の形に対応していないことを我々は知っている。図面上のレイアウトからくる特定のWとLに対して、それはSi上では根本的に異なっているため、我々はより良い性能予測をするためのジョブには使用しない。デバイスのモデルは、光学的印刷から来る懸念事項を考慮したモデルにバイアスをかけて適応させる。しかしながら、多くのバイアスはコンテキスト依存の形をとる。
　Mentor Graphicsは、製造予測技術として、MOSFETごとにバイアスをかけて形状がどのようになるかを予測する、リソに優しいデザイン（LFD：Lithography Friendly Design）と呼ばれる統合システムを持っている。どのようにトランジスタが変化するか全体的にバイアスをかける代わりに、予測した形状から抽出したWとLを用いてシミュレーションする。これは露光装置のドーズとフォーカスを基にしたSi予測であり、MOSFETの形状がどのようになるかを推定する（図2）。

　精度のあるシミュレーションを獲得する重要な点は、X、Y変動はリソツールで予測され、そしてCMPからくる変動をZ軸で表す3次元の変動をとることであり、デバイスと配線デフェクトのなかにそれらを集積する（図3）。独立したSiモデルを供給する一貫したシステムをとうして配線パラメータを取り込んだ構造のなかで作られる。デバイスレベルで設計者は、min、typical、maxの3個のデバイス・コーナーがあたえられる。ほとんどの配線から来るコーナーに対して5〜7の間のパラメータについてシミュレーションを行う。typical、Cベスト、Cワースト、RCベスト、RCワーストからなる5個のパラメータが一般的である。もしエンジニアがすべてのプロセス・コーナーをシミュレーションするなら、彼等は3×5の15回のシミュレーションを流さなければならない。これは電圧と温度のコーナーをカバーしていない。現在、光学系の輪郭分析が提供されてい、設計者はコーナーを予測するために輪郭分析を使用する。デバイスのなかで発生すること、配線のなかで発生することの間には輪郭分析で相関が保たれる。

　デザインは複雑性とプロセスでの新規材料使用なかで成長しており、EDAメーカーは新規のプロセス現象を予測するため、モデリングの装置がこれらをシミュレーションし精度のあるパラメータ値を抽出するため、製造プロセスに精通しなければならない。プロセスは変化しているため、単にRかCなどを必要とする以上のものが求められている。たとえば量子効果のような変動をデバイスの物理レベルで習得する必要がある。近接効果に対しては、設計者は特に、モデルに持っていくための測定された考慮すべき形状の情報が必要である。

　Sethuraman氏はリソグラフィが困難さを増大しており、シミュレーションを支配する最大要因になっていると指摘した。「シミュレーションはプロセス素子だけではなく、かつ液浸リソグラフィによる照明や、リソグラフィのシミュレーションで重要なレジスト、またエッチングプロセスも評価しなければならず、さらにこれらを一緒に評価しなければならない。実際にある量産データを使用することにより、生産条件下での性能やデバイスの構造の特性を理解することを意味する」。

　モデリングとシミュレーションは、ストレスと近接効果に対してより良い理解が必要となってい、この要求は困難さを伴っている。それはウェーハ面内と全セルのトランジスタ特性にどのように影響をもたらすかを理解するため、これらの効果を評価かつシミュレーションするために、セル・レベルまで落とした形で必要とされるであろう。製造側からのストレス・データを取得し、要約し、デザインに反映さすことが重要である。

　我々は、32nmそしてそれ以降に向け、現在の設計フローにおける設計効率と複雑さが追加されたハードルを越えなければならない。65nmでは急激な変化の必要性と、今まで使用してきたものを捨てなければならないことに懸念があった。65nmプロセスは困難で費用もかかりすぎるとの見方もあったが、90nmでの量産立ち上げに費やした時間より、65nmではより少ない時間で移行した。45nmへのシフトはさらに短時間になるであろう。同様に32nmおよびそれ以降についても何とかやっていけるであろう。