MOSトランジスタのチャネルに流れる正孔と電子の移動度向上に歪シリコン技術が直接効果のあることがはっきりした今、この考えは世界に広がってきた。MOSトランジスタの3次元構造、すなわち浅いトレンチ分離（STI: shallow trench isolation）からシリサイドや不純物抑制用窒素膜まで、チャネル内に歪があると効果を発揮する。最適な性能追求には3次元構造の歪を最適化する必要がある。
2003年12月のIEDM（国際電子デバイス会議）で、米AMD（Advanced Micro Devices）社、台湾のTSMC（Taiwan Semiconductor Manufacturing Company）社、米IBM社の研究者が90nm以降の世代での歪シリコン技術について報告した。注目されたのはIBM社のアプローチが、SiGe層と直接接しないことで欠陥と不純物拡散を減らせることである。さらにコスト面でも利点がある。TSMCはさまざまな浅いトレンチ分離とシリサイド、窒化膜キャップの歪を変えることで、pチャネルMOSトランジスタとｎチャネルMOSトランジスタの性能間のトレードオフを調べた。AMDは3次元歪モデルを使って、完全空乏型SOI（silicon on insulator）デバイス上のNiSiの歪分布と移動度の向上をシミュレートした。
2層ウエハーのアプローチが低コストになることはあまり知られていないが、IBM社の研究者ら（ニューヨーク州ヨークタウンハイツとホープウェルジャンクション）は、SiGeと酸化膜の間に挟んだ20nmの歪シリコン層について調べた。この研究はIEDMで発表された“Fabrication and Mobility Characteristics of Ultra-Thin Strained Si Directly on Insulator （SSDOI）MOSFETs”という論文でその詳細が述べられている。200mmウエハーを用いたこの歪シリコンは、応力を緩和するために組成を徐々に変化させたSiGeバッファ層の上に成長させた。その後、熱酸化法とCVD法で酸化膜を堆積させた。CMP工程後、酸化膜を通して水素をSiGeに打ち込み、支持ウエハーに貼り合わせる。
その後、アニールすると、水素が打ち込まれた部分がSiGeバッファ膜の中で空隙になる。この空隙によって、張り合わされたウエハーがSiGeの中からはがれてくる。張り合わされた部分を強化するため、もう一度アニールする。その後、残っているSiGeを研磨し、NH4OHなどの溶液でエッチングし完全に除去する。IBMの研究者は、厚さ19nmのSi/SiGe膜の上にチャネル長の長いMOSトランジスタを試作した。SiGe膜のGe成分は35%で、1.45%程度の歪を生じている。選択エピタキシャル成長させたソース/ドレイン領域の上にコバルト･シリサイド（CoSi）を形成した。電子移動度は、制御用トランジスタ（厚さ20nm未満のSiのSOI）と比べて、125%改善され正孔移動度は21%増加した。SSDOI構造は薄いSi膜のトランジスタの製造において優れている、とIBM社はいう。なぜなら、シリコンの厚さと均一性はエピ成長と選択エッチングで決まるためであり、従来の薄いSOIで用いられた、厚いSOIから薄くするための酸化で決まるわけではないためだ、と述べている。
応力はｘ、ｙ、ｚ方向とも独立 台湾のTSMC社の研究者は、その論文“Process-Strained Si CMOS Technology Featuring 3D Strain Engineering,”で、浅いトレンチ分離とシリサイド層、キャップ層を組み合わせて全体の歪を最適化することで性能を上げることができることを実証した。TSMC社は、3次元のプロセス誘起歪が、MOSトランジスタの駆動電流に与える影響がx,y,zの各方向に互いに独立であると仮定し、ドレイン電流の変化分を、3次元歪部分の直線関数としてモデル化できるとした（図参照）。この結果を下表に示す（表参照）。
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TSMC社は、130nmプロセスを使って、ｎチャネルMOSとｐチャネルMOSの動作速度が最大15%高められることを示した。ｎチャネル/ｐチャネルの両トランジスタの性能は、チャネル幅を減らすとY方向の張力が増えるため3つすべての応力によって、改善した。しかし、チャネル内で生じた浅いトレンチ分離とシリサイド膜によって誘起した歪は、キャップ層で誘起した歪よりも、チャネル幅依存性があることを示している。物理的なゲート長90nm、動作電圧1V、酸化膜厚1.7nm、リーク電流一定の制御用トランジスタのウエハーと比べて、各方向ともリング・オシレータによる動作速度で5〜10%改善が見られた。この歪は、ゲート酸化膜のリーク電流、酸化膜破壊電圧、nチャネルMOSトランジスタのホット・キャリヤ寿命、pチャネルMOSトランジスタのNBTI（負バイアス-温度揺らぎ）に対し、悪い影響を及ぼすものではなかった。
次に、3次元歪の利点を活用することでTSMCは、X方向により強い圧縮歪を、Y方向により強い引張り歪を、Z方向により強い引張り歪を、それぞれ組み合わせ、90nmプロセスで作ったｐチャネルMOSトランジスタにおいて、直線領域でのドレイン電流Idlinが最大45%の改善を、1Vの電圧をかけたとき飽和ドレイン電流Idsatは30%の改善を達成できた。しかし、これと同じ歪をｎチャネルMOSトランジスタに加えると、X方向とZ方向で性能が劣化するだろう。
AMDと米Synopsis社の研究者は、非常に薄いシリコン層に歪を導入する新しい方法を報告した。さらに、デバイス・シミュレータを用いて、3次元寸法が応力と移動度、駆動電流にどのような影響を与えるのかについて調べた。サンプルは、10nmと極めて薄いシリコンのチャネルとNiSiゲートからなる非常に狭い完全空乏型SOIトランジスタ。トランジスタ・プロセスの最終的な熱処理工程でNiによって誘起されたゲートの応力を利用することによって、歪を制御できる。このため応力を緩和させないですむ。移動度はチャネル内で最大22%改善できる。しかし、反転層内にクリティカル電流パスができてしまい、最大15%の移動度が低下した。NiSiゲートによって移動度は大きく増加したが、ゲート側壁においてポリシリコン・ゲートの場合よりも大きな反転層ができていた。
AMDのプロセスは200nmの厚い埋め込み酸化膜上にドープしない10nm以下のシリコン層を使う。チャネル幅は80nm。酸化膜／窒化膜構造のゲート絶縁膜は酸化膜換算で1.3nm厚。ポリゲートをパターニングした後、窒化膜スペーサを使って選択エピタキシャル成長中のゲートを保護した。ソース／ドレインと拡張領域のイオン打ち込みの後、ウエハーを平坦化し、NiSiを形成した。ゲート絶縁膜形成前に、HF洗浄で埋め込み酸化膜をエッチングしている。
この研究者は、この工程でオーバー･エッチングの量が応力に影響を与えることを見つけた。このトレンチをポリで埋め込み、後でNiSiに変換した。Ni成分の多いこのシリサイド膜は固有の引張り応力（0.8GPa）が強く、歪のレベルはシリサイド化温度を変えることによって制御できる。温度を50℃変えるとゲートの応力は90%も変化する。
ゲート長25nmのｎチャネルMOSとpチャネルMOSの両トランジスタCV/I性能は、供給電圧1.0〜1.2Vのときそれぞれ0.2psと0.3psであった。これは45nmノードに対する要求を超えた性能である。70nmと１μmというチャネル幅を大きく変えた場合の25nmトランジスタでは、狭いチャネル幅のトランジスタの方が駆動電流は大きかった。NiSi ソース/ドレインとNiSiゲートのチャネル幅100nmのトランジスタでは、反転層の移動度は200%増加した。1μm以上の広い幅のトランジスタでは、移動度は7%下がった。これはNiSiゲート付き完全空乏型SOIトランジスタ構造にすると期待できる。AMDの論文は、“Locally Strained Ultra-Thin Channel 25 nm Narrow FDSOI Devices With Metal Gate and Mesa Isolation.”
