東芝は、NAND型フラッシュメモリーの将来的な大容量化に向け、積層した電極に柱状の素子列を垂直に貫通させて高密度配列する三次元メモリーセルアレイ(セル配列)技術を開発した。
　従来の積層メモリーは、Si基板上に平面メモリーセルを形成する工程を層数分繰り返して積み上げていく構造であり、一層あたりの製造工程数が多く、大容量化には不向きであった。今回、同社が開発した技術は、メモリーセルの高層化によって大容量化を図る方式であり、一括加工により多層構造に貫通孔を開けるため、高い製造効率を実現している。
　同方式の加工プロセスでは、まず、ゲート電極と層間絶縁膜を互い違いに積み重ねた積層構造に、最上層から最下層まで貫通する孔を一度に開け、不純物を含むSiを柱状に埋め込む。これにより、Siの柱をゲート電極層が一定間隔ごとに覆う構造となり、各交点にあらかじめデータ保持用の窒化Si膜などを形成しておくことでNANDセルとして機能させることが可能。NAND型のメモリーセルは、多数の素子を直列接続で一括処理する方式であり、今回の技術によって積層数を増やすことで接続素子数が増え、チップ面積を増やすことなく大容量化することが可能になる。32層の場合、同一世代の従来型NANDセルと比べて約10倍の集積度を実現するという。
　積層構造への貫通孔の加工は、独自の高精度エッチング技術により実現、その他に必要となるプロセスについては従来とほぼ同じ装置と材料によって構築できるとしている。また、新方式では、データの読み書きに必要な周辺回路を複数のSi柱で共有する形で最適に配置できるため、周辺回路の面積を削減することも可能になるという。
　今回開発した技術はセル構造などの要素技術の確立によって実現、今後同社では、次々世代以降に適用する技術候補として、従来方式と同等の性能や信頼性の確保に向けて開発を推進する。
　なお、同技術は6月12日から京都で開催されている国際学会「VLSIシンポジウム」にて発表された。