ルネサス テクノロジは、SOI(Silicon On Insulator)を用い、SRAMを構成する3種類のトランジスタの基板部分であるボディの電位をそれぞれ個別に制御する技術を開発、SRAMの動作マージンを拡大することに成功した。同技術を用いて65nmプロセスで2MビットのSRAMを試作、評価した結果、動作下限電圧を約100mV向上することを確認したという。また、読み出しマージン(SNM：Static Noise Margin)は約16％、書き込みマージンは約20％向上し、トランジスタの電気的特性ばらつきも約19％抑制できたとしている。
　SNMは、電圧で表される指標で、SRAMが動作する際の余裕度を示す。32nm以降などの微細プロセスでは寸法ばらつきや不純物ばらつきによってトランジスタの電気特性ばらつきが拡大し、これによりSRAMの動作マージンが縮小し、回路動作に悪影響を及ぼす問題があった。
　同社は今回、各トランジスタを個別に制御する構造の実現が容易なSOIを採用、ボディ電位を印加するため、部分空乏型と呼ばれるSOI MOSFET(Metal Oxide Silicon Field Effect Transistor:金属絶縁膜シリコン電界効果トランジスタ)を採用した。また、SOI層を完全に除去する完全分離構造と、分離酸化膜下に薄いSOI層を残存させることでボディ電圧を制御できる部分分離構造を並存させた独自の薄膜SOIデバイスのハイブリッドトレンチ分離構造を採用した。さらに、ボディ電位を個別かつ動的にするため、NMOSのアクセストランジスタとドライバトランジスタをワード線を通じて制御、PMOSのロードトランジスタを電源線を通じて制御し、動作マージンを拡大させた。
　同社はまた、試作した65nmSRAMのデータを変換して、32nmおよび22nmプロセスのシミュレーションを行い、32nmと22nmのSNMがそれぞれで約27％、約49％向上することを確認、65nmと同等レベルの改善が予測されるとした。
　なお、同成果は、6月12日から京都で開催されている「2007 Symposium on VLSI Technology」において発表する予定。