松下電器産業は6月19日、45nmプロセスによるシステムLSIの量産を富山県魚津市の300mm工場にて開始したと発表した。同プロセスでの生産は、すでに稼動させている65nmプロセスを基に、新たなプロセス技術を導入することにより実現、これまでのLSIと比べて回路の高密度化、低消費電力、高速化、省チップ面積化を可能にした。65nmシステムLSIに比べて、電力消費量やチップ面積は2/3～1/2程度まで削減できるという。
　45nmプロセス実現のため、同社は開口率(NA)が1を超える液浸ArFスキャナーおよび露光波長よりも小さいパターンを高精度に形成する独自の超解像形成技術を導入。微細化において高速化と低消費電力化を両立させるため、歪導入高移動度トランジスタとLow-k層間絶縁膜を用いた高信頼性多層配線技術を採用した。
　同社は、独自の液浸リソ対応の超解像マスクにより、ウェーハ上光強度のコントラストを向上、コンタクトホール径を60nmまで縮小することを実現した。これにより、ゲート長40nm、M1（メタル）ピッチ130nmを達成した。低消費電力を維持しつつ、小面積での高集積化を実現、チップ上に2億5000万のトランジスタを集積することが可能という。配線層は標準で8層（配線層の高さ9500nm）の構造で、10層まで対応できるという。
　また、開発期間を短縮できた理由については、垂直統合の強みを活かした開発ターゲットの共有化、ルネサス テクノロジとの開発協業およびベルギーIMECへの参画が挙げられるとした。半導体の開発は、微細化によるばらつき増大でスペックの許容幅が減少するが、同社ではシステム設計、LSI設計、プロセス開発といった個別スペックを紐付けする「すり合わせ技術」により製品スペックを達成、高歩留まり・高信頼性を実現した。

同社代表取締役副社長の古池進氏は、「微細化によりスペックの許容幅が減少し、個別に行っていては製品スペックの実現は難しい。紐付けて設計し、コンカレントに完成度を向上させ、高歩留まりと高信頼性を実現するための手法が必要」と述べ、歩留まりについては「世界のトップをいっていると思う」とした。
　同社は現在、65nmを月産6500枚規模で量産しているが、「今後はマーケットをみながら、45nmと合わせて月産1万枚規模までもっていきたい」(同氏）という。
　さらに、32nm以降のプロセス開発について古池氏は、「あくまで、アプリケーションを考えて、何をつくっていくかという視点が必要。プロセスではなく、何をつくるかということに付加価値がある。その上で、我々がつくりたい製品に最も適したプロセスを選択する。そのために（32nmが）必要であれば（プロセスを）開発していく」とコメントした。