NECエレクトロニクスは、40nmの加工技術を用いたシステムLSIに最大256メガビットのDRAMを混載することができるDRAM混載システムLSIプロセス技術を開発したと発表した。同社は、同プロセスにおいてロジック部で最速800MHzの処理速度と低消費電力を両立する低動作電力用「UX8GD」、同容量のSRAMを混載した場合に消費電力が1/3程度となる低リーク電流用「UX8LD」の2種類のプロセスを開発した。

　UX8GDおよびUX8LDは、55nmから40nmへと縮小したCMOSプロセス技術に同社固有のeDRAM混載プロセス技術を組み合わせることで実現したもので、DRAMのセルサイズが0.06μm²と55nm品に比べて50％程度小さくすることに成功。55nmのDRAM混載LSIプロセス「UX7LSeD」に適用されたHfを導入したゲート絶縁膜に加え、Poly-Siゲート電極に薄いHfSiOxを導入、DRAMキャパシタとしてZrO₂のHigh-k絶縁膜を使用し、チャネル部分の不純物濃度低減および寄生抵抗低減を実現した。

　これにより、ドレインと基板との間のリーク電流低減に加え長時間のデータ保持、トランジスタ性能のばらつき抑制、ロジック/メモリー部の高速化などが可能となり、高性能機器の設計が容易なプロセスを実現。新技術を用いることで、ユーザーはデジタルAV機器やモバイル機器など低消費電力化や小型・薄型化が必要とされる製品への機能追加が容易になるという。

　今回の40nm CMOSプロセスでは、NA1.2のArF液浸露光装置によって、55nm（NA0.93）と比べて素子ピッチおよび配線ピッチを7割ほど縮小することに成功、55nm比で約2倍の素子密度を実現した。また、配線構造には55nmで採用したポーラスLow-kよりも進化したSiOCH膜を採用し、k＝2.45を実現した。

　新技術について同社は今後、2007年末までに設計ルールおよびSPICEモデルをリリースし、2008年半ばにはライブラリ整備を完了する予定。2008年末から同社子会社のNEC山形にて40nmのDRAM混載LSIのサンプル出荷を開始し、2009年初めから量産を開始する計画という。