ベルギーIMECは、32nm CMOSに向けて、HfベースのHigh-k絶縁膜とTaCメタルゲートを用いることで、性能を向上させたプレーナ型（平面型）CMOSを、IEDM 2007において発表した。ゲート絶縁膜とメタルゲートの間を薄い絶縁膜のキャップ層を適用することで、低いしきい値電圧を実現。また、ゲートスタックにてレーザーアニールを使用することで、ゲート長を大幅に削減、ショートチャネル効果を抑制することに成功したという。同プロセスはfinFETにも適用することができ、22nmへ向けた候補技術としても期待されるという。

　CMOSへのHigh-k絶縁膜の使用は、高いしきい値電圧をもたらし、デバイス性能が低下するという課題がある。この問題は、デュアル絶縁膜やデュアルメタルゲートによって解決できるが、プロセスの工程数が増加することで製造コストが高くなる欠点がある。IMECは、n型とp型にそれぞれ単一材料のメタル電極とゲート絶縁膜を積層するだけの単純かつ低コストで作製可能な構造を開発した。

　nMOSではLa₂0₃とDy₂O₃（酸化ジスプロシウム）ベースのキャップ層を用い、pMOSではAlベースのキャップ層を用いている。しきい値電圧は±0.25Vを実現、Vdd＝1.1V、Ioff＝100nA/μmで、駆動電流はそれぞれnMOSで1035μA/μm、pMOSで505μA/μmであったという。