NECとNECエレクトロニクスは、電子線ホログラフィ技術を応用してLSIトランジスタ断面の不純物分布を可視化、32nm世代以降に向けた最先端LSIのリーク電流抑制と性能向上を両立する最適なチャネル構造設計を実現したと発表した。

　両社は、注入不純物のチャネリング抑制を行うクラスターイオン注入と活性化アニール時の拡散抑制を行う高温ミリ秒アニールを組み合わせることで、高活性（低抵抗）かつ急峻（微細化向け）なチャネル不純物分布を持つ接合を形成する技術を開発、実デバイスとして試作して有効性を実証した。

　p/n領域を通過する際の波長差を画像化する電子線ホログラフィを応用することで、トランジスタの断面ポテンシャル分布を測定する独自技術を確立。ナノメータスケールデバイスのチャネル構造を可視化したことで、TCAD（Technology CAD）を用いて設計したチャネル構造の精度検証を可能にし、製造プロセスの最適化を実現したという。

　微細CMOSを実現する上では、デバイス構造に起因するリーク電流の増大が問題となる。リーク電流を抑制するためにはチャネル部に極浅接合を形成する必要があるが、極浅接合を形成するとトランジスタの寄生抵抗の増大による性能低下の恐れがあり、構造を最適化して性能向上とリーク電流低減を両立する必要があった。

　TCADを用いて最適な極浅接合の形状を設計して、プロセス条件の最適化により理想的な構造を実現することが望まれているが、接合形状は製造プロセスの変化に影響を受ける。そのため、実際にSi中に作りこまれている構造を確認して、プロセスを最適化することが効率的であり、ナノスケールでの高精度接合観察技術を確立することが求められていた。

　また、製造プロセスの観点からは、Si結晶中に浅く不純物を注入し、不純物が拡散しないように最小限の熱処理により活性化させ、注入によって破壊されたSi結晶を修復することで欠陥起因のリーク電流を抑制することが求められていた。

　両社は今回、極浅接合形状の制御と製造プロセスの最適化を実現、これにより高性能かつ低リークのプレーナーバルクCMOSにおいて、30nmレベルまでの微細化が可能なことを実証したとしている。なお、同成果は、12月10日から12日まで米国ワシントンDCで開催される「国際電子デバイス会議（IEDM 2007）」にて発表される。