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フルフィールドEUVをテストチップに適用、
AMDとIBMがSPIEで発表

[issued: 2008.02.27]

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　米AMD社と米IBM社は、現在米カリフォルニア州San Joseで開催中の「SPIE Advanced Lithography Conferences」において、EUV（極端紫外線、波長13.5nm）リソグラフィ技術をメタル第1層のチップ全面に適用したテストチップを発表した。今回は、これまでに発表されていたごく小さな領域を露光するナローフィールドやスモールフィールドといわれているものではなく、フルフィールドのEUV露光技術を適用した。

　このテストチップの開発は、AMD、IBMとパートナー企業（蘭ASMLや東京エレクトロンなども含まれていると思われる）とともにAlbany大学ナノカレッジのAlbany NanoTechにおいて進められた。この論文は、SPIEにおいてAMDのBruno La Fontaine博士によって発表された。AMDは、このテストチップは45nmプロセス技術を適用し、フルフィールドのEUV露光装置でサイズ22mm×33mmのチップ全面を露光したとしている。

　La Fontaine氏は、「われわれの発表は、今後数年の間に、半導体製造にEUVリソグラフィが利用される可能性を示す重要なもの。EUVリソグラフィを量産に利用できるようになるまでには、まだ多くの作業が必要だが、当社は、チップ全面にわたってメタル第1層に同技術を適用可能であることを示した」と述べている。

　テストチップは、初めに独DresdenのAMDのFab 36においてArF液浸リソグラフィでトランジスタ工程を経て、その後AlbanyのCNSE（College of Nanoscale Science and Engineering）に運ばれメタル第1層がEUVにより形成された。パターン形成後に、エッチング工程、配線工程を適用しテストチップを完成。電気的特性の評価ではArF液浸リソを適用したチップとあまり変わらない特性を示したという。さらに通常のメタル配線プロセスを適用することで大容量メモリーアレイのテストを可能にするとしている。今後はEUVをメタル第1層だけではなく、トランジスタ工程にも適用し、実働MPUの評価も開始する。

　ITRSによると、EUVリソグラフィ技術はハープピッチ22nmプロセスが採用される2016年までに量産向けの認証が完了する必要がある。

　CNSEでは、IMECともEUVの開発を行っている。

(Ann Steffora Mutschler、Electronic News)

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