2008年6月に米国ハワイで開催された『2008 VLSI Symposium』において、ベルギーの研究機関であるIMECは、「32nmのCMOSプロセスに、Hf系のHigh-k絶縁膜とW系のメタルゲートを使用することによって、プレーナ型CMOSのパフォーマンスが向上した」との成果を発表した。

　IMECによると、「インバータの遅延時間が15psから10psに向上したほか、High-k/メタルゲートの製造工程数を15から9に削減し、プロセスの効率化が図れた」という。IMECは、「その高性能（低しきい値電圧）のHigh-k/メタルゲートCMOSは、ゲート絶縁膜とメタルゲート構造の間に薄い絶縁キャップを装着することによって実現した。ソース/ドレイン形成前にゲートを形成するゲートファーストでも、ソース/ドレイン形成後にゲートを形成するゲートラストのいずれのプロセスでも好結果が得られた」としている。

　最近では、高性能製品の量産にはゲートラストのプロセスが採用されるようになってきた。しかし、IMECは「プロセスの複雑さを標準CMOSプロセスと同等までに軽減できるのであれば、ゲートファーストのほうが低コスト化に向いている」と考えている。ゲートファーストを用いる場合に考えるべきことの1つが、nMOSおよびpMOS領域のパターン形成にハードマスクを使用するデュアルメタル/デュアル絶縁膜プロセスフローの改善である。

　「ゲートファースト、デュアルメタル/デュアル絶縁膜のHigh-k/メタルゲートCMOSに、従来の歪み（ひずみ）ブースタを使用すれば、nMOSおよびpMOSトランジスタの性能はそれぞれ16％、11％向上し、その結果、インバータの遅延時間は15psから10psに向上する。このことは、従来の歪技術であるSMT（Stress Memorization Technique）が、High-k/メタルゲートと互換性を持つことを初めて示したものだ」とIMECは説明した。

　さらに、IMECは、「ソフトマスク工程とウェット洗浄液を使用することによって、デュアルメタル/デュアル絶縁体からシングルメタル/デュアル絶縁膜へとプロセスを簡素化できた。これによって複雑さは40％軽減され、工程数は6つ減るほか、ゲートエッチングのプロファイル制御も容易になる。さらに、微細化への見通しも良くなったと説明した。

　IMECは米Intel社や米Micron Technology社、松下電器産業、ドイツQimonda社、韓国Samsung Electronics社、台湾TSMC（Taiwan Semiconductor Manufacturing Company）社、オランダNXP Semiconductors社、エルピーダメモリ、韓国Hynix Semiconductor社、台湾Powerchip Semiconductor社、ドイツInfineon Technologies社、米Texas Instruments社、スイスSTMicroelectronics社などと共同で32nm以下のCMOSプロセス開発に取り組んでいる。

（Electronic News）