米スタンフォード大学のStanford Nanofabrication Facility（SNF）、韓国のNational NanoFab Center（NNFC）、および米BeSang社は、低価格のメモリーや大規模なメモリー回路を内蔵した高性能ロジックの実現に向けて「3次元IC技術を飛躍的に前進させることに成功した」と発表した。

　この技術を用いた3次元ICはSNFおよびNNFCにて試作された。200mmウェーハを用い、0.18μm CMOS技術によって作製され、1億2800万個の素子が集積されているという（写真1）。従来の半導体では、基板表面に平面型の素子が形成されるが、新技術では垂直型の素子の上下に配線が形成されている。スタンフォード大学らによると、「400℃以下の独自の低温プロセスを採用した。2層の金属配線層を有したSi基板上に、厚さ1μm以下の単結晶Si層を形成し、その後、垂直型の素子と金属配線層を形成した」と説明する。

　スタンフォード大学の教授で、SNFの所長を務める西義雄氏は、「BeSangの3次元IC技術により、従来のビア技術を用いて、制約のない3次元配線構造を形成することができる。アライメントやSi貫通ビアなどの技術は不要である。既存のCMOS技術は微細化の限界に直面しつつあるが、この3次元IC技術によって集積度を高めることが可能になるだろう」と説明している。

　半導体業界ではこれまで、チップレベルで3次元ICの開発が行われてきた。しかし、高温処理、欠陥の発生、3次元配線における制約、複雑な製造プロセスといった技術的な課題があり、市場投入が遅れていた。

　BeSangは、「そうした問題は、いずれを解決できるだろう。われわれは、Si基板上に低温でSi単結晶層を形成し、その上に高性能かつ高い信頼性の素子を作製することに成功した。このことは3次元IC技術にとって大きなブレークスルーになるだろう」と述べている。

（Electronic News）