Philip Garrou,
IEEE フェロー、プレジデント
IEEE CPMT Society、
Program Consultant、
米RTI International,
Research Triangle
www.cpmt.org

　三次元インテグレーションはチップ面積を減少させ、また、配線遅延を緩和する。チップが三次元配線向けに設計されたかどうかで異なる三つの選択肢について説明する。

　三次元インテグレーションとはシステムレベルの統合の枠組みで、複数の平面デバイス層がSi貫通ビア(TSV：Through-Silicon Via)でZ軸方向に積層、配線されている。

　理論的に言うと、三次元構造は配線遅延を緩和し、チップ面積を減少させる。もし二次元構造に必要な多くの長い配線が短い垂直配線に代えられるとしたら、ロジック回路の性能を飛躍的に向上させるだろう。例えば、クリティカルパスのロジックゲートは、複数の活性層上に置くことで互いに接近させて配置することができる。異なる電圧要求と性能要求の両方あるいはその一方がある回路も、異なる層に配置することができる。

　三次元ウェーハ積層は特定機能(すなわち、組み込み型プロセッサ、DSP、SRAM、DRAM、組み込み型無線ネットワークなど)を持つフルウェーハの生産により達成される。そして、これらのウェーハあるいはシングルチップ化されたKGD(Known Good Die)が、機能デバイスを作るため垂直に配線される。よって三次元のコンセプトは、本来なら互換性のない技術の統合を可能とし、性能、機能性、形状の面で大きな進歩をもたらす。そのような三次元積層に含まれ得る技術としては、アンテナ、センサー、電力管理、蓄電デバイスがある。ダイ間の信号経路が短いと、システムがより高速に動作できるので、システム性能を向上させ、省エネにもなる。電力使用に関しては配線長が大きな懸念事項であり、配線長を短くすれば省電力につながる。そのような三次元積層チップに対する懸念の多くが熱除去であるが、貫通ホールビアを使えば配線長全体を短くでき、発熱もいくらか抑えられる。

　最近行われたECTC(Electronic Component Technology Conference)では、三次元ウェーハレベルのインテグレーションにおいて見られる進展について、いくつかの見識が発表された。ウェーハ間(W2W)とダイ_ウェーハ間(D2W)配線向け三次元FEOLの分野における進歩については、パネルディスカッションで総括された。W2Wボンディングの当初のコンセプトがD2Wボンディングに取って代わられつつあることは、誰の目にも明らかになってきている。それはD2Wによって以下が可能だからである。

・KGDのみ組み立てる
・容易な位置合わせ許容値
・異なるサイズのダイを配線できる
・「異種統合」をするため異なるサイズのウェーハからとったダイを配線できる

　ICが三次元配線向けに設計されたかどうかで異なるが、貫通ビア形成には三つの現実的な選択肢があると考えられる(図1)。

　もしチップが三次元実装に合わせて設計されていれば、貫通ビア形成は、現在DRAMや埋め込みDRAMディープトレンチ・キャパシタ技術を持つどんな施設も行っているFEOLプロセスに含まれるかもしれない。三次元では現在、直径2～4μmのビアが主流で、小型化の方向に向かう可能性もある。FEOLでの貫通ビア形成は、ベンチャー企業であるシンガポールTezzaron社が「スーパーコンタクト」技術で選択した方法だ。貫通ビアはIC配線時、ウェーハ中に形成されるので、オン・チップ配線ができない排他的な部分を残しておく必要はない。その後、ウェーハは貫通ビア(Cuも可能だが典型的なものはW)の背面を露出させるため薄型化され、他のダイやウェーハと配線できるように経路や背面パッドが形成される。

　もし貫通ビアがBEOLプロセスで形成されたら、ICの設計・製作中に排他的部分を残しておかなくてはならない。そして三次元ファウンドリ/ パッケージング企業は、ハンドルウェーハへの実装と薄型化前(ビアファースト)、あるいはセカンドダイ/ウェーハへの接合後(ビアラスト)、貫通ビアをエッチングすることができる。日本のベンチャー企業ザイキューブはBEOLビアファースト技術を、米IBM 社はBEOLビアラスト技術を推進している。

　もしチップ/ ウェーハがすでに存在し再設計できなければ、超先端電子技術開発機構(ASET：Association of Super Advanced Electronic Technologies)が持つ、ビアを周辺パッドとダイシングストリートの間の領域に再配分する技術が必要だ。そのようなプロセスは、BoschエッチングができるパッケージングあるいはMEMSのファウンドリで行うことができる。そう言うと、絶縁された貫通ビアを周辺パッドに通すことを想像する人がいるかもしれない。しかし、脆弱なLow-k層間絶縁膜(ILD)ベースチップのワイヤボンディング中にレジスト膜への貫通をよくする目的で、最近パッド下に支柱を置いた。これが原因で、時に、上記の方法に制限を課してしまうことがある。

　同会議でRTIのChristopher Bower氏はDARPA VISA(Vertically InterconnectedSensor Arrays)プログラムの最近の進歩について述べた。米RTI International社と米DRS Infrared Technologies社により開発中のD2W の三次元インテグレーション技術では、BEOLビアラスト技術を用いているという。

　典型的なCCDイメージセンサーでは、画像ピクセルはA/Dコンバータ、DSP、画像処理装置、入力ICとチップ内配線によって横方向に接続される(図2a)。この配線方法では、サンプリングレートと解像度が制限を受ける。三次元VISA設計では、チップはウェーハ貫通ビアと垂直配線される(図2b)。

　VISAのプロセスフローは、ICウェーハが貫通ビアの排他的部分を考慮して設計され、標準的なCMOSファウンドリで製作されるところから始まる。そして、メタルの再配線層(RDL：Redistribution Layer)がIC1ウェーハに成膜、パターニングされる。その後IC2ウェーハが(裏返した状態で)ハンドルウェーハ上に置かれ、裏面研磨とCMPプロセスで薄型化される。この薄くなったIC2ウェーハは、まだハンドルウェーハ上にあるときにシングルチップ化され、個々のKGDがIC1ウェーハ上のKnown Good Sitesにボンディングされる。

　垂直配線用エッチマスクを明確にするためリソグラフィ・シーケンスが適用される。その後、高アスペクト比のエッチング、IC2層を貫通する4μmビア、絶縁保護膜の成膜、金属ランディングパッドを除去するためビア底で絶縁膜を選択除去、垂直配線を埋めるための金属膜成膜が行われる。最後に、最上層の金属膜がパターニングされ、その後の成膜準備のため表面安定化処理される。

　図3は前述プロセスを使って製作した2つのIC層から成る積層の断面SEM顕微鏡写真である。同写真は垂直配線作成シーケンス完了後、パターニングと最上層金属膜の表面安定化処理前に撮られたものだ。最上層のIC(IC2)膜厚は約30μmで、10μm以下のSiO2 IC ILDと20μmのSiから成り、薄い裏面保護膜を持つ。IC2層は、分割プリズム光学式の高精度ダイボンダーとポリマー接着剤を使って、下層にあるIC1と接合される。2つのIC層間のボンディング後位置決め精度は通常>2μmである。個々のIC層は、高アスペクト比(～8：1)を持つ直径4μmのCu垂直配線を用いて接合される。垂直配線は絶縁保護層でバルクSiから絶縁されている。図4に垂直配線の256×256ピクセルVISA構造から得られた赤外線熱画像を示す。

1. P. Garrou,“Future ICs Go Vertical,”Semiconductor International, February 2005, Vol 28, No. 2, p. SP-10.

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