65nm以降で配線の高信頼性を実現する

[2007年01月号]

　微細化が進み、多孔性の高い脆弱なLow-k材料の導入にもかかわらず、エンジニアはその高いハードルを乗り越えようと必死で信頼性の向上に努めている。

By Laura Peters

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　VLSI、特に高性能ロジックの微細化が続くなかで、RC(Resistance-Capacitance)遅延やクロストークノイズ、消費電力の削減がCu配線/Low-k絶縁膜に求められている。微細化と、特に、SiO2よりも強度の弱いLow-k材料を組み入れることにより、信頼性の高い多層配線積層構造を形成するのがさらに難しくなっている。エレクトロマイグレーション(EM：Electromigration)、ストレスマイグレーション(SM：Stress Migration)、Low-kの時間に依存した酸化膜経時破壊(TDDB：Time-dependent Dielectric Breakdown)について、より厳しい信頼性寿命を満たさねばならない。

　これらの難題にもかかわらず、配線の信頼性は相変わらず高いという主張もある。「製造の立ち上げ速度が速くなってきており、たった数ヶ月のうちに製品の歩留まりは90％以上に達する。以前は1 年あるいは1年半かかっていた。その理由の一端は、130nmおよび90nmデバイスのCu配線技術の学習と成熟だ」と、米BOC Edwards社CTOでITRS(International Technology Roadmap for Semiconductors)配線技術ワークグループの共同議長ChrisCase氏は語る。

　今後微細化がいっそう進むとなれば、信頼性のほぼどの要素も厳しくなる。「信頼性の問題はEM やSM そのものではなくなる。ますます薄くなるバリアやUltra Low-k絶縁膜のプロセスに起因する欠陥や、チップパッケージの相互作用による界面での層間剥離から起こる別の問題がある。これらも本来、微細化に伴う問題である」と、米Texas大学材料科学工学教授Paul Ho氏は言う。同氏はまた、非常に線幅の狭いCuラインによるデュアルダマシン配線で所望のバンブー構造を保持する能力についても言及する。「微細化に伴うCuの微細構造の変化によってCu配線の寿命に関するデータが悪化する可能性がある。これは、動作状態での推定寿命に大きく影響しうる。この問題は業界でもほとんど取り上げられていない」。

酸化膜経時破壊：TDDB

図1　150℃での櫛状-蛇行構造のデバイスについての異なるモデルによる電界加速データ。√Eのモデルがデータに最も追随する
(出典：米IBM社)

　SiO2層間絶縁膜ではTDDBはほとんど心配ない。ここでSiO2をLow-k薄膜に置き換えると、TDDBの重要性が高まる。TDDBは長時間の高電圧ストレスにより酸化膜が破壊されるまでに要する時間である。TDDBストレスは製品寿命の評価に使うことができる。

　第1世代のLow-k材料として広く使われたのはSiCOHであり、比較的絶縁耐圧が高い(8～9MV/cm)という長所がある。ちなみにSiO2の絶縁耐圧は11MV/cm、高分子誘電体では3～4MV/cmである。SiCOHは、絶縁膜中でのCu原子の集中度が低く、それにより絶縁膜破壊に対する耐力がかなり高い。しかし、これはドライのバルク膜の場合に限られる。プラズマや水にさらされると、壊滅的なCuの漏れ経路が形成される可能性がある。

　SiCOH絶縁膜の破壊メカニズムに関する新しい考察もある。これは、公知のモデルで以前予測されたTDDB限界よりも高い値を示している。「線形外挿法を使用して要求を満たすのに人々は四苦八苦している。しかし、平方根モデルを使えばほぼ2 桁の限界値が得られる」と米Novellus Systems社の主席エンジニアGlenn Alers氏は言う。

　電界加速の新しいモデルが米IBM 社の研究者により導き出された。これは大規模な実験データと故障解析結果に基づいている。米IBM Microelectronics社のFen Chen氏が主導して、電界の平方根(√E)を使用したところ、このモデルは1年以上費やされたTDDB データに対して、電界に依存したTDDBモデルとして現在よく知られているEモデルや1/Eモデルよりもよく追随する(図1)。これについての詳細な論文1)にあるように、TDDBと√E の関係は、電界中でのSiCOH絶縁薄膜の電流電導メカニズムに起因する。結果として、Chen氏らは粒子フルエンス(Fluence)によるCu触媒のTDDBモデルを提案した。

　このモデルは、カソードから注入される加速電子が、SiCOH/キャップ界面での移動中、ショットキー・エミッション(Schottky Emission)やプール・フレンケル電導(Poole Frenkel Conduction)に従うことを前提とする。高電界、高温の条件の下では「熱化(Thermalization)」を受ける電子があり、これらの電子がアノードでCu 原子に影響を及ぼし、それらがアノードに達するとCu陽イオンの生成を促進する。生成されたこれらのイオンがその電場のもとでSiCOH/キャップ界面のような高速拡散経路に沿って絶縁膜に入ってくる可能性がある。入ってきたCu イオンは、電子と再結合してCu原子になる。SiCOH内のCuがある臨界値まで集中すると、SiCOH破壊が起こる可能性は2通りである。すなわち、Cu原子がクラスタを構成してダイレクトな金属短絡ブリッジを形成したり、局部的に絶縁膜が薄くなって電気的短絡のきっかけになる可能性や、拡散したCu原子が比較的大きいためにSiCOHの結合破壊を促し、恒久的なSiCOH結合に転移を引き起こす可能性である。高電界をかけることにより、アノードに無限のCu源が与えられ、Cuイオンの生成が増し、カソードへの拡散が増加する。

図2　TDDB後にSiCOH 膜とキャップ膜の界面に沿って形成された高速拡散経路によりCuイオンが拡散した。その結果、金属ブリッジが抵抗短絡を招いた
(出典：米IBM 社)

　Chen氏の研究では、さらに次のことが示されている。

■ SiCOHのTDDBはインテグレーション(積層化)のすべての要素に鋭敏である
■ SiCOHの絶縁破壊は3ステップからなる電気化学的モデルにしたがって発生する
■ 電界や温度、水分、酸化銅はCuのイオン化を引き起こす
■ Cuは恐らくSiCOHとキャップの界面を移動する(図2)

　故障は界面で起こるので、界面の制御が重要である。「強固な界面が作れればマージンが大きくなる」と米Applied Materials社のFarhad Moghadam氏は言う。「さらに、線幅が細くなってきているため、線幅の細りが電流密度に影響し、信頼性に影響を及ぼす可能性がある。電気化学機械研磨ECMP(Electrochemical Mechanical Planarization)プロセスは、ディッシング、エロージョン、線幅を均一に制御する際に重要なプロセスである」と同氏は付け加える。

　また、Low-k絶縁膜の損傷を、特にバリアの真空蒸着に先立って行なわれる損傷の少ないエッチングプロセスや下流のプラズマ前洗浄によってコントロールすることも行なわれている。パターニングのためのハードマスクが普及しているが、これも絶縁体の側壁の粗さのコントロールに役立つ。

　TDDBが非常に重要視されるようになって以来、Low-k絶縁膜の処理の最適化では、パッケージングされたデバイスの信頼性を確保するために、処理全体を通じたk値と機械的/電気的特性の保持に主として焦点が当てられている。2)「これらの薄膜、特に多孔質のLow-k 材のパッシベーション方法に大きな注意が払われている」とAlers氏は言う。「各チップ、各テスターの周囲で、エンジニアたちは薄膜が水分を吸収しないようにガードリングを使うようになっている」。このタイプのガードリングは、ダイシングプロセスでクラックを起こし得るという弱点がある。

　絶縁膜の機械的/電気的強度の問題以上に、ジュール熱の影響がLow-k薄膜では重要になってきている。これは熱伝導性の低さによる。もちろん温度上昇が金属の表面レベルでは最も厳しい。ジュール熱が2～3MA/cm2発生するため、最大電流密度(Jmax)を0.5～2.0MA/cm2以上にできない設計者が多い。

エレクトマイグレーション

　EMは、伝導電子からのモーメント伝達によって引き起こされる高電流密度ライン内での金属原子の移動である。Cu配線システムでは、EMは界面および表面での拡散によって促進される。これはAl/酸化物ベースのシステムと非常に異なる点である。Al/酸化物の場合、AlのEMは粒界拡散が主要原因である。Cu配線では2種類の故障が現れる。すなわち、ビアホール底の界面でのボイド形成が中心の初期故障と、ライン内でのボイド形成の結果である末期故障である。この弱点は、直接Cu/障壁界面の質に関わる。

　デュアルダマシン配線では、高アスペクト比のビアホールがインテグレーションの最も複雑な領域であり、信頼性の面で最も弱い接続であると報告されている。そこには本質的な信頼性の問題があり、EM寿命は線幅の微細化に比例すると考えられている。外因性のEM信頼性問題は、さまざまなプロセスが誘発する欠陥に起因する。多くは具体的に言えばビアホールの障壁に関わり、ビアホール障壁の接着や、インテグリティ、機械的強度、不均一性で起こる可能性がある。そのため、ビア障壁の被覆や障壁のエッチング、ビア洗浄処理等のビア処理の最適化が大きな注目を集めている。「線幅やバリア層の微細化にともない、プロセスが誘発する欠陥の問題の増加が明らかに予想される」とHo氏は語る。

　不均一なバリア被覆は誰もが知っているEM初期故障の原因である。PVD(Physical Vapor Deposition)による障壁処理ではシャドー効果が起こる可能性があり、ビア内に不均一に障壁が蒸着してしまう。蒸着される障壁の総量は、PVD障壁ビームがそのビア側壁に達するアプローチ角の広がりの関数である。米Texas Instruments(TI)社の研究者がさまざまな障壁プロセスがEM信頼性に及ぼす影響についてテストした。3)Low-k有機ケイ酸塩ガラス絶縁膜(k=2.8)にデュアルダマシンのCuテスト構造を使用し、幅0.09μｍのメタル1(M1)と、0.1μｍのメタル2(M2)で、薄いTaの障壁を側壁と底に、SiCNの誘電性のキャップを上部に施した。EMテストは250℃、275℃、300℃、および325℃のそれぞれの温度、電流密度j=1.0、1.5、2.0、10.0(単位はどれもMA/cm2)で行なった。故障は抵抗の初期段階で起こる。いくつかの故障はPVDシャドー効果による不均一なバリア被覆が原因だった。ビア障壁での弱点をなくすためには臨界量のバリア蒸着が必要である。最小の厚さが平均の厚さよりも重要であることが分かった。

図3　エレクトロマイグレーションが引き起こすボイド。(a)フラット状のビアにできた幅いっぱいのボイド、(b)短いEM寿命に関連した細いボイド、(c)フラット状のビアの角部に形成されたボイド核、(d)円錐状のビアにできた幅いっぱいのボイド
(出展：IEEE/IPRS)

　ビアホールの底の界面の質が不十分で、拡散活性化エネルギーが低いと、薄いボイドがビア底の界面に沿って成長し、短時間に故障が発生する(図3)。Cuイオンは長時間のEMストレス下で最速の拡散パスであるCu(M1)とSiCNキャップの界面に沿ってアノード方向に移動する。その移動はカソードのビア底の界面、すなわちビア1内のTaとM1内のCu界面ではもっと遅くなる。これは金属ボンディングが通常より高い活性化エネルギーを持つためである。Cu/SiCN界面とCu/Ta 界面がぶつかったところにボイドができている(図3(c))。円錐状のビア(図3(d))では、図3(a)～(c)のフラット形状のビアよりも、ビアを開けるのにより広範なArリスパッタリングが必要であり、フラット形状のビアと同じ位置に(図3(a))幅いっぱいのボイドが形成されている。TIのKi-Don Lee氏らは、EM信頼性を制御する鍵となるのはビア障壁の被覆とビア底界面の質であると結論した。

　障壁の質は、さらなるナノ結晶構造を実現することでも改善されようとしている。「多くの研究の結果、我々は、200Å厚の障壁で以前得ていた特性を30～40Åの非常に薄い障壁でも得ることができた。障壁の弱点、特に角部での弱点も解決した」とMoghadam氏は語る。

　EM性能を向上するために、Cuラインと上に被せる絶縁キャップ間の界面の改善作業が盛んに始められている。例えば、信頼性を向上するために新たな自己整合CuSiNプロセスをNECエレクトロニクス4)と仏Crolles2 Alliance社5)の研究者が開発した。これらのプロセスは、選択的なCoキャッピング・プロセスの代わりに開発されたが、これは特別の前洗浄と被覆工程を要する。

　詳しくは、Crolles2社の手法(図4)でもNECの手法でも、選択的なCuNのプロセスは3工程からなる。CuOをCuに変化させるための還元プラズマ工程と、Cu中にSiを拡散するためのモノシランガス照射工程、過剰なSiを除去しSi－N結合を形成するための窒素含有プラズマ工程である。そして次に、複合有機メチルシラン源を使用して沈殿させる。

図4　CuSiN/SiNの二重層がCuSiNプロセス中に同時に形成されるメカニズムとそれに付随したTEM(Transverse Electric Magneticfield)断面
(出典：Philips Semiconductors Crolles R&D)

　仏Philips Semiconductors社のLaurent Gosset氏が率いる、伊仏合弁STMicroelectronics社、米Freescale Semiconductor社、ベルギーPhilips Research社、仏CEA/LETIとの共同研究では5)、自己整合バリアのインテグレーションをCu ライン表面処理で実行するいくつかの方法を比較した。このプロセスは、Cu拡散と酸化に対してより良好なバリアを形成できることが分かった。このメカニズムは、SiNの超薄膜がシーケンス中に変性するCu表面上に形成されることにより引き起こされるようだ。このプロセスの大きな利点は、既存のプラズマ強化化学蒸着PECVD(Plasma Enhanced Chemical Vapor Deposition)プロセスや装置と直接的に互換性があることである。

　NECの宇佐美達矢氏らは、SiCベースのバリア(k = 3.5)を使用した場合、基準アンモニア前処理を施したSiCNバリア(k = 4.9)よりも、ビアEM寿命で39倍、瞬時絶縁破壊TZDB(Time-zero Dielectric Breakdown)で1.5倍の改善を実現した。この研究は、CuOの減少がビアEM寿命の改善に関係し、窒素の十分な界面がTZDBの改善に関係することを示した。

　CoWPのキャップ層は、EM寿命を10～40倍改善可能であることが立証された。しかし、製造可能性とプロセスコストの面で、その実現はまだ見えてこない。「Coキャッピングによって大幅にEM の信頼性が改善されたことは誰もが認めている。しかし、それは追加のプロセスである。経済的側面での実現性から見ると、信頼性を向上するために工程を加えるROI(Return on Investment)はない」とAlers氏は言う。選択性損失などのインテグレーション問題がCoWPキャップにも残っており、それによってリーク電流が懸念される。また、加工が不十分なビアについての問題もある。

　Alキャップのような代替方法もあり、CoWPと同様の効果がある可能性があるが、開発が進んでいるわけではない。「業界では他のキャップ層について調査しており、効果的なものもあるようだが、それらの効果的実現方法が問題だ」とHo氏は言う。

　Cuライン/キャップ界面は重要だが、心配な界面はそれだけではない。実際、微細化にともない、Coキャップのような改良によるメリットが減っている。「ビアが縮小する場合、容積が減り、容積対表面比が変化し、側壁も同様に重要になり、利点が少なくなる」とCase氏は語る。

ストレスマイグレーション

　微細化にともない、ビア内に小さなボイドを起こすSMがより問題になる。これはより少ない空隙でもビア抵抗が許容できないほど上昇するようになるからである。単一の中規模のビアが幅広いCuラインに接続される場所でのSMの問題が最も一般的だが、最近、幅の狭い金属リード線でも問題が報告されている。ボイドは、主に、Cuの膨張係数が中間絶縁膜の膨張係数と比較して大きいことにより起こる。Cuは絶縁膜へ拡散するのに要する活性化エネルギーがAlよりも低く、そのためにCu原子がより高速に拡散する。

　SM問題へ対処するために通常実施されている方法の1つはダブルビアである。「SMでは設計ルールが大きな役割を果たす。すべての可能性をカバーするために、さまざまな設計ルール、Cuスラブ、狭線を持つ何百種類もの異なるSMテスト構造を用意する傾向にある」とAlers氏は言う。

将来の方向

　今のところ、性能および製品化に要する時間についての目標の実現を信頼性問題が妨げるような事態には至っていない。しかし、必然的な微細化がEMやSM、TDDBの管理方法に影響を及ぼすようになっている。「以前はRCを可能なかぎり低く抑える技術を推し進めれば信頼性は何とかなった。しかし今、信頼性が性能に影響し始めている。例えば、Cu障壁/ラインを厚くすれば信頼性は向上するが、そうすればすぐに線幅のコストと抵抗の問題が発生する」とAlers氏は語る。

　また、微小流体冷却やマイクロチャネルのような対策がチップ冷却への有効な動きかもしれない。PCやゲーム機用のチップは現在100℃付近で動作しており、冷却が信頼性向上につながりうる。「チップ冷却がスーパーコンピュータでは使用されるようになっており、これが主流アプリケーションへの方法になる可能性もある」とCase氏は言及する。

参考文献

1. F.Chen et al., “Technology Reliability Qualification of a 65nm CMOS Cu/Low-k BEOL Interconnect”, IEEE 13th International Symposium on Physical & Failure Analysis of Integrated Circuits, July 2006.

2. L.Peters,“Making Low-k Dielectrics Work”,Semiconductor International, June 2006, p.63.

3. K.D.Leeet. al. ,“Via Processing Effectson Electromigration in 65nm Technology”, IEEE 44th International Reliability Physics Symposium, April 2006.

4. T.Usami et.al.,“Highly Reliable Interface of Self-Aligned CuSIN Process with Low-k SiC Barrier Dielectric (k=3.5) for 65nm Node and Beyond”,Proceeding of International Interconnect Technology Conference, 2006, p.125.

5. L.G. Gosset et al., “Self Aligned Barrier Approach Overview on Process, Module Integration and Interconnect Performance Improvement challenges”,Proceeding of IITC, 2006, p.84.