半導体業界では、基礎的スケーリング則がCu配線技術の拡張性に疑問を投げかけようとしている。界面に生じるエレクトロマイグレーション(EM)や配線構造のサイズに対する電子の波長に基づく電子散乱、そして絶縁、電気的、機械的強度の基本的限界などが含まれる。Dan Edelstein氏(米IBM社)、Rudi Cartuyvels氏(ベルギーIMEC社)、Sitaram Arkalgud氏(米Sematech社)、Gurtej Sandhu氏(米Micron Technology社)、Jim Ryan氏(米Albany NanoTech)らが来るべきロジック/メモリーデバイスの配線構造の課題について議論した。これらの課題について対策はあるにはあるが、Edelstein氏は「今のところ量産に見合うだけの水準に達していない。」と警告する。

　業界は今、10層前後のCu配線を備える、一辺が2cm程度かそれより若干大きいチップを当たり前に製造しており、その配線長は全部で1～2マイルを超えることがある。

　Cu配線が微細化されるにつれEM問題が深刻化することも半導体メーカーが直面する大きな問題のひとつだ。「バルクに対する表面近くの原子の比が増すにつれ寿命は低下する。配線の上面が高速拡散経路となるからだ。我々は今、微細化がニーズを乗り越えようとする地点にいて、世代ごとにEM寿命の50％を失っている」。最も有望な対策は、Cu原子を適所にロックするCoWPなどの選択的無電解金属キャッピング層である。ただしこの選択的プロセスはしばしばショートや漏れの原因となるばかりでなく、扱いにくいことで知られている。

　さらなる課題は、縮小するラインを製造するため、Cuダマシントレンチをとりまくライナーおよびシード層をいかに微細化するかだ。これまで6世代にわたりPVDで必要なステップカバレージを提供できたが、PVDが引き続き進歩するかどうかは定かでない。

　Low-k絶縁膜については、90nmの高性能チップの場合、ほとんどのメーカーは主にSiCOHを使用し誘電率3.0を達成している。Edelstein氏は「我々はこれまで、単純に成膜レシピを変えることにより、誘電率を3.0から2.7へ若干下げて65nmノードに拡張した。さらに最近では、同じ原理と手法を用いてこれを2.4の多孔質絶縁膜にまで拡張した。プリカーサは若干異なるが装置は同じものを使用した」。

　Cartuyvels氏は次のように指摘する。「数多くのスケーリング問題にぶつかり、人々はCuとLow-kの次は何かについて考え始めている。我々は、ベンチマーク調査を通じて生産間近の代案に注目してきた。見込みのある技術から何が得られるか？配線について検討し、ある場所から別の場所へ信号を送り、配線の選択肢を比較し、いくつかの指標を分析する。ひとつの指標として、ある地点から別の地点へビットを運ぶのに要するエネルギーとその速度を我々は分析した。対策は、グローバル配線の場合は、十分な信号速度を得るため、Cu/Low-k構造を微細化しないことなのかもしれない。我々はまた、3-D配線やLC機構で作動するLCタイプの配線など、他の選択肢にこれを比較した。検討した最後の選択肢は光配線への移行だった」。

　その結果は図に見ることができる。この図には、長さ1cmの配線で帯域密度に対するエネルギー遅延積が描かれている。Cartuyvels氏は「極めて速く電力消費が極めて低い右端が理想」とし「これを見てわかるとおり、1つのソリューションですべてを解決できるようなものはない」としている。