2006年12月に発表された国際半導体技術ロードマップ(ITRS：International Technology Roadmap for Semiconductors)の2006年アップデート版は、2005年版からはそれほどの変化はなかった。例外は、ダブルパターニングが45nmリソグラフィの解決策として加えられた。

　もう1つの例外は、トランジスタ形成工程とプロセスインテグレーションの項目に見られる。高性能デバイスと低消費電力(LOP)デバイスにおいて、High-kゲート絶縁膜とメタルゲート電極の導入が2010年まで2年遅れるということが明記された。2005年版では、High-kゲート絶縁膜/メタルゲートは2008年に量産が開始されると予測されていた。

　同様に、高性能ロジック向け完全空乏型極薄SOI MOSFETは、2005年版で予測されたように2008年から2010年へと遅らされた。

　ITRSで注記されているこれらの遅延の理由は、業界が2008年に実現することが不可能であると思われるためだ。ただし、低待機電力(LSTP)ロジックについては、予想されたHigh-kゲート絶縁膜とメタルゲート電極は、2005年版の予測通りに2008年に導入される。LSTPの場合、1.6nmという相対的に厚い絶縁膜の酸化膜換算膜厚(EOT)と、完全シリサイド化されたゲート電極が、LOPと高性能ロジックの場合より2008年の導入をより実現可能にしている。

　ゲート絶縁膜のEOTの微細化は、ゲートリーク電流を許容範囲内に抑えるために、2005年版のデバイスに対する要求値に記載されるものに比べて2008年と2009年で鈍化する。結果、ソース/ドレインのリーク電流の増加と、トランジスタに固有の遅延τの微細化の何らかの鈍化を含む。

　この場合、Cは負荷容量であり、V_ddは電源電圧であり、I_dsatはトランジスタ飽和駆動電流である。CはEOTに逆比例するため、CとI_dsatの両方とも2008年と2009年については減少する。

　ITRS 2006年版は、積層型キャパシタ用のHigh-kゲート絶縁膜の使用を含むDRAMキャパシタに関しても更新され、トレンチ型キャパシタの場合、窒化酸化絶縁膜の使用が70nm世代以降にも拡大され、High-k材料は65nmで導入されている。加えて、DRAMトレンチキャパシタの場合40nmで導入され、セルキャパシタのサーマルバジェットを削減する。したがってキャパシタンスEOTのさらに積極的な微細化が可能となるであろう。その結果として、トレンチのアスペクト比は、28nm世代まで100以下を保つことができる。

　配線構造内で浪費される電力の重要性の高まりが認識され、新しい電力測定基準がMPUとASICの技術要求に追加された。この電力測定基準は(Wで測定される)1Ghz周波数当り、あるいはメタル層の平方センチメートル当りに浪費される電力となっている。この電力測定基準は、Low-k絶縁膜を積極的に導入することにより長期的には頭打ちになると見られているが、配線構造で浪費される電力は周波数の上昇およびメタル層数の増加のために依然として劇的に増加する。特定デバイスの実際の電力消費は節電設計されたアーキテクチャの導入により解決できる。

　この電力測定基準に加えて、メタル1層、中間層、および最小グローバル配線層の単位長あたりのキャパシタンスも2006年版に追加された。これらの層のCu抵抗率は前年に追加され、キャパシタンスの追加によりRC値は容易に計算できる。レベル間のバルク誘電率(k)も2006年に変更された。これまでのロードマップでは、この測定基準は、毎年予想される最小値として記載されていた。この測定基準は、より現実的なケースだけではなく、予測される最も積極的なバルクk値で置き換えられた。このバルクｋ値の範囲は、実効誘電率(k_eff)の範囲を計算するために使用された。1つの重要な課題は、導電率要件を満たし、絶縁膜の誘電率を削減するために必要な新しい材料とプロセスの迅速な導入を求めている。別の重要な課題は、サイズ効果だけではなく、ライン幅ラフネス(LER)、トレンチとビアの奥行きと外形、エッチバイアス、および洗浄工程とCMP工程によって生じるシンニングと関連するばらつきを管理することである。従来の配線の微細化はもはや性能要件を満たさない。CuとLow-kを超える解決策は、設計の高速化、パッケージング、および型にはまらない配線技術とともに組み合わされる材料の革新を必要とする。