45nm世代で不可欠な歪みSi技術

[2007年05月号]

Siにストレスを適用する歪みSi技術は、コスト効果の高くリスクの低い方法と組み合わせることで次世代に対応する移動度の向上と駆動電流をもたらすことができる。45nm世代では、歪みSi技術が必要不可欠な方法となりそうだ。

By Laura Peters

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　既存の微細化手法では、トランジスタ寸法が45nmに達すると時に技術的な障壁、いわゆる「Red Brick Wall」にぶつかるだろう。回路の密度の増加に伴い、移動度の向上はトランジスタ性能を維持する鍵となる。なぜなら、電源電圧がチップレベルでの有効電力損失に対処するため縮小されるからだ。「微細化が継続されると、電力、性能、コスト、ばらつき、密度に関する制約の増加によって、これまでに以上にプロセス技術と回路やシステムオンチップ(SoC)が密接に結びつくようになる」と米Freescale Semiconductor社Novel Device GroupマネージャAaron Thean氏は述べた。

　その結果、効果的な微細化およびスケーリング方法が適用されることになる。現在は、歪み技術がトランジスタチャネル内でのキャリア移動度(pFETの正孔とnFETの電子)を加速させるために広く使われており、ゲート酸化膜を若干薄膜化するだけで、または全く薄膜化しなくとも、駆動電流(I_dsat)を大幅に向上させる。「まだ今までと同様の微細化も行われているが、一方で材料によるエンジニアリングがより大きな役割を果たしている。歪み膜のおかげで、半導体業界は現在の性能曲線を保つことができ、トランジスタ寸法の変更も一部にとどまっている」と米Applied Materials社(AMAT)シニアバイスプレジデント兼ジェネラルマネージャTom St. Dennis氏は述べている。実際、歪みSi技術は、ゲート長を変更せずに、その他のプロセスの最適化を同時に行いながら、次世代の性能をも実現させることができる。歪みSi技術には、基本的には2つのタイプがある。1つは、1方向に歪みを作る(1軸)プロセスを誘起する歪みと、もう1つは歪みSOI(sSOI)ウェーハのように基板全体に本質的に応力がかかっているもので、2軸歪みと呼ばれる真性歪みである。そして、電子は(100)Si基板で、正孔は(110)基板でそれぞれより移動度を増すので、ジオメトリの優先傾向を最大限に利用するため、ハイブリッド配向技術が考案されている。

図1　この300mmウェーハ対応エピタキシャル成長装置のチャンバ上部には加熱機能が配置されている。面内均一性は、pMOSデバイスに生産に値するSiGe S/D層を形成するにあたって重要な要素だ
(出典：米Applied Materials社)

　歪みSi技術のすばらしい点の1つは、ほとんどの場合、追加するだけで適用できることだ。半導体メーカーは、必要な移動度の向上を達成し、デバイスの駆動電流を上昇させるため、圧縮応力ライナー膜やSiGeソース/ドレイン(S/D)技術(図1)などを組み合わせて適用することができた。また、歪みによってもたらされる恩恵は、ロジックだけにとどまらない。NAND型フラッシュメモリーでは電荷保持が向上し、トンネルリーク電流を減少することができる。¹⁾DRAMではリフレッシュ時間を向上させることが可能だ。

応力ライナー膜とストレスメモリー効果

　初めて歪みSi技術が使われたのは90nmノードだった。最も簡単でコスト効果の高いこの技術は、pFETデバイスとnFETデバイスのゲートにそれぞれ成膜される圧縮窒化膜と引っ張り窒化膜のような、プロセス誘起型の歪み技術だった。この1軸歪み技術は、主にチャネル方向に歪みを与えるように最適化される。これらのライナー膜もコンタクトエッチのストップ層として機能するので、両トランジスタに使用される場合、この方法はデュアルエッチストップライナー膜(dESL)と呼ばれる。図2に、バルクSiとSOIウェーハのpFETとnFETにおける応力の方向性を示す。現在、nMOS用に高い引っ張り応力ライナー膜が入手可能で、pMOSには高い圧縮応力ライナー膜が開発中である。応力ライナー膜の主な欠点は、ゲートピッチなどの形状寸法への依存だ。応力ライナー膜の使用で「重要ことは、最上層を剥離せずに膜の均一性を維持することだ。なぜなら、寸法が小さくなるにつれ、LDDスペーサの周りに窒化膜をおき下層のSiに接触できるようにする必要がある」とAMATシニアバイスプレジデントFarhad Moghadam氏は述べた。これらスペースの制限に対処するため、窒化膜は高い応力を維持しながら薄膜化されなければならない。プロセスインテグレーションでの課題には、窒化膜間の選択比やシリサイドに対する選択比を持つ、良好なコンタクトライナーエッチを実現することなどがある。加えて、引っ張りライナー膜と圧縮ライナー膜が重なるので、膜の境界は慎重に最適化されなければならない。最終的には、元の応力の40～60％がライナー膜によってチャネルに与えられる。²⁾

図2　歪みSOIとバルクSi基板における応力構成
(出典：米Freescale Semiconductor社)

　米IBM社の報告によるdESLの拡張性を図3に示す。³⁾この研究では、1.0Vでそれぞれ1240μA/μmと840µA/µmの駆動電流を達成するため、改良型デュアルストレスライナー膜、埋め込みSiGe(eSiGe)、ストレスメモリー効果、最新のアニーリングが45nm SOIプロセスで導入されている。

図3　デュアルエッチストップライナーを使うと、90nmから45nmノードで歪みレベルが1.8倍向上した
(出典：米IBM社)

　米Novellus　Systems社絶縁膜ビジネス部門CTO Bart van Schravendijk氏は、デバイスが負バイアス温度不安定性(NBTI：Negative Bias Temperature Instability)を含む信頼性テストに合格するようpFETの圧縮膜中の水素含有量はできるだけ最小化される必要があると述べた。引っ張り窒化膜は、PECVD(Plasma-Enhanced Chemical Vapor Deposition)とUVキュアを同じプラットフォームで組み合わせることによって最適化される。Moghadam氏によると、これにより大気にさらすことで起きる膜の酸化を防ぐことができるという。酸化膜は一旦形成されるとキュアプロセスを阻害し、達成可能な引っ張り応力レベルに制限を課してしまう。UVキュアはpチャネルの窒化膜の圧縮応力を低下させるかもしれないので、引っ張り応力膜を最初に成膜する。「密集したゲートでは、厚膜を使い膜の端を互いに干渉させないようにして、成膜前にスペーサを取り除くことができ、歪みを減少させる」とvan Schravendijk氏は述べた。

　PECVDで成膜されたプリメタル絶縁膜(PMD)も応力レベルに合わせて最適化できる。同様にシャロートレンチアイソレーション(STI)領域は、典型的にはいくらか圧縮膜だが、引っ張り歪みを生じさせるため改良中だ。「最新のロジックとフラッシュメモリーでは微細化が進んでいるので、より高いアスペクト比を持つギャップフィルの需要が高まっている」とMoghadam氏は述べた。プロセスでは以前のSTI膜(減圧CVD)と同じ装置が使われるが、TEOSとオゾンプリカーサも使用される。

　Moghadam氏は、nMOSメタルゲートの有力候補であるTiNのようなその他の追加層が現在評価されていると語った。「50ÅのTiN膜が10GPaの引っ張り応力を生じさせるという研究結果が示された」と言う。

　別のよく知られたプロセス誘起歪み技術としてはストレスメモライゼーション(SMT：Stress Memorization Technique)と呼ばれるものがある。これはライナー技術に似ているが、この技術ではライナー膜は犠牲膜的な役割を持つ。応力は、ゲートやS/D領域に成膜し、ドーパント活性化アニールを行い、その後、膜を取り除くことで記憶される。この技術はより複雑で、引っ張り歪みをnFETに記憶させるため、ほとんどの場合、窒化膜や酸化膜を使用する。SMTで鍵となるのは、pMOS性能を損なわずに望ましいnMOS性能向上を達成することである。

　しかし、移動度の向上が図られるにも関わらず、van Schravendijk氏は、シリーズ抵抗によって得られる恩恵が制限されるかもしれないと警告する。「トランジスタの最適化にはシリーズ抵抗が低くなければならず、最適化されたアニール工程、あるいはいくつかのケースでは、メタルソース/ドレインのあるショットキバリアデバイスのような更に過激な方法を使って取り組まれている」と同氏は述べた。

SiGeエピタキシャル成長技術

　一般的な応力技術を使った方法の3つ目の方法には、S/D領域をエッチングして、pFETのエピタキシャルSiGeや、ごく最近ではnFETのエピタキシャルSiCのような格子不整合物質で置き換えるという方法がある。エピタキシャル成膜技術により、(化合物SiGeやSiCを形成するというより)Ge原子やC原子が格子中のSi原子と置き換わる。Ge(5.66Å)原子はSiの格子定数(5.43Å)より若干大きいので、Si上のSiGeはSiチャネルに圧縮歪みを加える。Cの格子定数(3.56 Å)は大幅に小さいので、Si中の置換炭素が微量であってもSiは大きな引っ張り応力をチャネルに加える。

図4　S/D領域のeSiGeからの移動度増加は、Ge濃度とチャネルまでの距離が要因だ
(出典：米Applied Materials社)

　SiC法はまだ比較的新しいため実証されていないが、SiGe法は90nmノードの初期段階から、バルクSi基板とSOI の両方において生産に使用されている。

　SiGeに関する最近の研究によると、2つの要因が駆動電流の増加に最も影響を与えているという。S/D領域とチャネル間の距離と膜中のGe濃度だ。各社はさまざまな方法を使ってS/Dとチャネル間の距離を縮め、駆動電流を向上させてきた(図4)。リセスエッチの傾きもクリティカルな要素であり、In-situボロンドーピングがよく行われる。犠牲スペーサなどが使用されているものの、側壁スペーサの寸法がS/Dとチャネルの距離を決定する。「エッチプロセス中に多くのダメージを与えてはいけない。さもないと、その後のエピ成長で欠陥に苦しむことになるだろう」とSt. Dennis氏は述べた。

　eSiGeストレッサには他の利点もある。例えば、高い縦型電界での正孔移動度の増加を維持したり、短チャネルトランジスタの駆動電流に大きな影響を与える拡張抵抗とデバイスチャネルを減少させたりできるのだ。²⁾その拡張抵抗の向上は、In-situドーピングでS/Dビア中の活性化B濃度を上げることで可能となり、一方、圧縮層間絶縁膜(ILD)ストレッサによって、正孔移動度を向上させるためチャネル抵抗が下げられる。

　SiGe S/Dエピに関連したプロセス課題の一つは、欠陥のないエピ領域を作り出すことだ。「Geの注入量と欠陥の量はいつもトレードオフの関係にある」とMoghadam氏は述べた。Ge 18％のSiGe膜はおよそ1GPa(90nmノード)、Ge 20％ではおよそ2GPa(65nmノード)の圧縮応力を発生させる。45nmではGe 22％が評価中だ。

　pFETの駆動電流はeSiGeと圧縮窒化膜によって大幅に向上したので、性能という点では今やnFETが遅れをとっている。これによって企業のSiC評価が促進されたが、SiGeで得た経験とは挙動が異なる。「GeはSiと完全に親和性があるが、SiではCの溶解リミットは大変低い。その結果、C濃度約1％以上のSi格子は非平衡条件下で形成されやすい」と蘭ASM International社のエピプロセス技術応用ディレクタShawn Thomas氏は述べた。同社は最近、Cドーピングの新しいプリカーサ「Silcore」に移行した。Silcoreはシランより低温(～450℃)でかなりの成長率を達成する(図5)。「材料の観点から言うと、選択比が高く欠陥の無いSiCを機能させることは大きな問題だった。我々は現在、パートナー企業とプロセスインテグレーションに取り組んでいる」とThomas氏は述べた。

図5　nMOSトランジスタのS/D領域で選択成長する高品質、無欠陥SiC(C濃度1.6％)のエピタキシャル膜。CDE(Cyclic-Deposition and Etch)プロセスを使い、高いC濃度と選択比が得られた
(出典：蘭ASM International社)

　「置換炭素濃度が重要な測定基準であり、この選択的なプロセスを機能させ、デバイスの熱処理をすべてうまくこなしていくことは難しい課題だった」とAMAT CTO　Gary Miner氏は言う。「ブランケット膜のバルクウェーハ上にエピを行うときは、高い置換炭素濃度を達成することは問題ではない。プロセスが難しくなるのは、置換炭素を異なる表面配向を持つ異なるサイズの孔を有したデバイスウェーハ上に選択的に統合する必要があるときだ」。

歪みSOI

　Ge歪みSOI (sGOI：Strained Silicon on SiGe on Insulator) ウェーハ同様、全体的な歪みSOI (sSOI) はデバイスのアクティブ領域全体に歪みを形成する。緩和SiGe (20％)層上に形成された歪みSiでは、1％のSi格子変形が1.5GPaの2軸応力を生じさせる。移動度の向上は、まずnMOSデバイスにもたらされるが、Ge濃度が上がればpMOSでの向上も可能だ。

　歪みSOI (sSOI)基板では、歪みSi層は、Si上の緩和SiGeグレーデッドバッファ層上に形成される。そして、歪みSiは埋め込み酸化膜領域を持つ製品ウェーハに移行される。仏Soitec社は、sSOIウェーハを商品化し、Geを含まないウェーハを実現した。エピに関する主な課題は、ねじ切り転位と呼ばれる欠陥レベルを製造に耐えうるレベルに引き下げることだった。「SiGeを緩和するとき、膜がその下の基板より厚くなると、膜の歪みエネルギーを維持するため転位が発生する。GeとSi間の結合をいくらか切断し、ミスフィット転位が形成される。これらはウェーハ面に広がり、ねじ切り転位はミスフィット転位の垂直成分になる」とThomas氏は述べた。そして、ねじ切り転位はデバイスのリーク電流を助長するとも付け加えている。ASMとSoitecの共同開発で、sSOIの転位密度を105欠陥/cm_まで低減している。

　米AMD社、米Freescale Semiconductor社、IBMの研究者らは、nMOSとpMOSに望ましい1軸応力を達成するため、プロセス中に初期2軸歪みSOI基板を改良できることを示した。^4)～6)eSiGeやESLのようなpMOSに適用できる一般のプロセスベースの歪みSi技術の互換性は示されてきた。このハイブリッド歪み技術は、回路密度の要求に応えるためにゲートピッチを小さくしたとき、ESL応力の効果の損失を克服する効果的な微細化のソリューションを提供できると考えられている。

　キャリア移動度の結晶方位依存性を最大限利用するため、nFETとpFETは(100)と(110)基板上にそれぞれ形成される必要がある。標準的な(100)基板では、ノッチまたはフラットが<110>方向に合わせられる。移されたSi層を45°回転させることでトランジスタは<100>方向に合わせられ、pMOSトランジスタの移動度が大幅に向上する。あるハイブリッド配向技術HOT(Hybrid-Orientation Technique)では、(110)Si層が標準的な(100)基板上に移される。2番目の(100)層は(110)の上に形成されることもあり、nFETは(100)中に、pFETは(110)中に形成される。

　しかし、本質的にHOTは、別のレベルの複雑さをプロセスに持ち込む。「顧客はHOTを将来の候補技術と見ているが、HOTデバイスが生産に移行するものかどうか私には分からない」とSt. Dennis氏は述べた。

高移動度チャネル

　研究されているさまざまな技術を組み合わせることに加えて、チャネル材料にSiGeやIII-V族化合物のようなSiより高移動度の材料を使うことの利点も研究されている。

プロセス拡張性

　歪み技術はその拡張性が懸念されるが、45nm世代までは、その心配は必要ないようだ。例えば、IBM T.J.ワトソン研究センター D.V. Singh氏らは、25nmゲート長の完全空乏型SOI構造に、ストレスメモリー効果技術(SMT：Stress Memorization)とデュアルストレスライナー(DSL：Dual Stress Liner)を実現させた。⁷⁾ストレスメモリー効果によるチャネルへの応力移動はポリゲートを通って起きやすく、薄いボディが微細化されるにつれより効果的になることを発見した。DSLとSMTを組み合わせることによって、各技術を単独で使用して得られるより大幅に大きい駆動電流(～20％)の増加がもたらされた。

　eSiGe S/Dのスケーラビリティはすぐに明らかにはならないだろう。トランジスタのアクティブ領域が縮小するとチャネル応力は減少するが、SiGe領域がチャネルに近づくので応力は増加する。AMATは、アクティブ領域寸法、チャネル長、S/Dリセス深さ、Ge濃度やS/D－チャネル間の距離がpFET性能に与える影響を判断するため、ベルギーIMECと米Synopsys社が共同で研究を進めている。⁸⁾研究者はアイソレーションしたトランジスタとネストしたトランジスタのレイアウトの違いを考察した。シミュレーションの結果、45nmから22nmノードへの移行で、Ge濃度が20％と一定していても、平均チャネル応力は維持される可能性があると判断された。⁸⁾

　2軸歪み法が最も微細化に適しているかもしれない。「1軸歪みは短チャネルデバイスには大変有効だが、グローバル歪みでは、短チャネルと長チャネルデバイス上で同量の歪みが引き起こされる」とThomas氏は述べている。

歪みの計測方法

　トランジスタのチャネルの歪みを測定する直接の方法はない。歪みに関連したGe濃度はX線回折で測定できる(図6)。飛行時間型SIMS(Time of Flight SIMS:TOF-SIMS)やX線光電子分光装置(XPS：X-ray Photoelectron Spectroscopy)も使用可能だ。収束電子線回折法(CBED: Convergent Beam Electron Diffraction)と呼ばれる別の破壊法では、集束イオンビーム(FIB)により用意したサンプルを使って、層中の歪みと応力を測定できる。「この技術でより小さいスポットサイズに対応する取り組みが行われてきたが、駆動電流に直接取り組むにあたっては、基本的にはI_on/I_offデータにしか焦点が当てられていない」とAMATフェローReza Arghavani氏は言う。「また、TEMの試料作成ミリングにより試料が自動的に薄くなるので、破壊法はエラーを引き起こしやすい。歪みを緩和させることになる」とvan Schravendijk氏は述べた。Argavani氏によると非接触光学技術も用いられるということだが、「同技術では、45nm以降で使用される微細寸法は理解できないだろう」と述べた。

図6　pMOSとnMOSのS/Dストレッサとしてそれぞれ使用されるSi1-xGexとSi1-yCyのエピ膜の異なる濃度。干渉フリンジは結晶品質の高さを示している
(出典：蘭ASM International社)

結論

　圧縮窒化膜とeSiGe S/D応力膜はpFETの移動度の最適化のためうまく組み合わされる。引っ張り窒化膜応力ライナー膜とストレスメモリー技術はまずnFETを最適化するために使用されてきた。部分空乏型SOIを使用している半導体メーカーは、慎重なプロセスの最適化を行い、sSOIからの恩恵を受けている。歪み技術の選択は、その技術のコスト効果と量産プロセスへの互換性により大きく左右されるため、より進んだ技術が実際のラインに入り始めているようだ。

参考文献

1.R. Arghavani et al., “Strain Engineering in Non-Volatile Memories,” Semiconductor International, April 2006, Vol. 29, No. 4, p. 32.

2.B.Y. Nguyen et al., “Pushing Planar Transistors to the Limit Using Strained Channel Engineering,” Solid State Technology, November 2006, p. 41.

3.S. Narasimha et al., “High Performance 45 nm SOI Technology With Enhanced Strain, Porous Low-k BEOL, and Immersion Lithography,” Proc. of IEDM, 2006, p. 689.

4.A. Wei et al., “Effectiveness of Embedded-SiGe in Strained-SOI Substrates and Implications on Embedded-SiGe Stress Transistor Mechanics,” ECS Trans.,2006, Vol. 3, No. 7, p. 719.

5.A. Thean et al., “Strain-Enhanced CMOS Through Novel Process-Substrate Stress Hybridization of Super-Critically Thick Strained Silicon Directly on Insulator (SC-SSOI),” Symp. on VLSI Tech., Dig. of Tech. Papers, 2006, p. 164.

6.H. Yin et al., “Integration of Local Stress Techniques With Strained-Si Directly on Insulator (SSDOI) Substrates,” Symp. on VLSI Tech., Dig. of Tech. Papers, 2006, p. 76.

7.D.V. Singh et al., “Stress Memorization in High-Performance FDSOI Devices With Ultra-Thin Silicon Channels and 25nm Gate Lengths,” Proc. of IEDM, 2005,p. 511.

8.G. Eneman et al., “Scalability of the Si1-xGex Source/Drain Technology for the 45-nm Technology Node and Beyond,” IEEE Trans. on Electron Devices, July 2006, Vol. 53, No. 7, p. 1647.