新材料導入に待った!
Siのリエンジニアリングで
ゲートリークを減らし次世代に対応する

Robert J. Mears
米MEARS Technologies社
www.mearstechnologies.com

[2007年05月号]

バンドエンジニアリング技術を使用して基本的なSiチャネル技術をリエンジニアリングすることによって、混乱を招く恐れのある新しい材料を導入したり、標準CMOS製造フローを本質的に変えたりすることなく一般的なCMOSプロセスにおけるゲートリークの大幅低減を可能にする。

この記事を : 印刷する

ブックマーク

メールで送る

目次に戻る

　ムーアの法則を継続させる努力とは、微細化との戦いである。先端のノードにおいて消費電力を低下させると同時に継続的に性能を向上する際の技術的な障害は厄介なものだ。特に65nm以降において回路寸法は材料の基本的な特性が限界を迎えるポイントにまで到達している。

　デバイスの微細化において最大の障害はおそらくゲートリークである。半導体が65nm以降のプロセスへと移行するにつれ、トランジスタゲートをチャネルから分離させていた酸化膜は、その機能を実行するにはあまりにも薄くなりすぎた。問題はどれほど深刻なのだろうか？65nmノードにおいて、リークは全電力消費の40～50％を占める。さらにこの数字は45nmノードになると60％から70％へと増加し、ゲートリークが高性能デザインにおいて支配的な要因となってゆく(図1)。しかも、半導体メーカーがプロセスロードマップを進めるに従い、この問題は急激に大きくなっていく。

図1　ゲートリークは65nmで全消費電力の40～50％を占めており、この数字は45nmで60～70％へと増加する。

　半導体メーカーは、材料を変えたり、製造装置や設備に新規の投資を行うことなくCMOSプロセスの寿命を延長させ、さらに電力消費を下げるためにさまざまな技術を試みてきた。米IBM社、米Intel社、東芝を含む多くのメーカーは、現在歪みSi技術を採用している。この方法では、Si原子間の通常の距離を伝導の方向にわずかに変化させ、それによって結果的にトランジスタを通る電子やホールの動きが速くなる。同技術には一般的に2つの異なる手法が取られている。それらはnMOSトランジスタを改善する引っ張り歪みと、pMOSトランジスタを改善する圧縮歪みである。nMOSには小さなSi窒化物である“キャリパー”が引っ張り歪みを与え、その一方でpMOSトランジスタのどちらかの側面に再生したSiGeの領域は、文字通り更なる性能を「搾り出す」ために使用される。

　しかし、半導体メーカーは歪みSi技術を45nmプロセスノード以下で使用するため、多数の問題が起こると予測している。90nmノードで最初に導入されて以来、歪みSi技術はチャネル長が短くなっていくにつれ、利点を失い始めている。例えば、歪みSiにいかなる改良を行ったとしても、歪みnMOSのドレイン電流強化は25％で飽和状態となる。さらに、半導体メーカーはパターン寸法の微細化と応力の拡大を進めるにつれ、この技術の応用が困難になっていくことを目の当たりにするだろう。

　歪みSiでの接合に使われるハイブリッド配向技術などの強化技術は、pMOSデバイスに対して効果を出す見込みがある。しかし、これらの手法も微細化の問題に直面する。最終的にストレスライナー技術を提供する歪みに当てられる面積は、結果として微細化による面積の縮小と相殺され始めることになる。

　いくつかの半導体メーカーは、埋め込み酸化膜を使用し、トランジスタを個々に孤立させ、プロセス中に寄生容量を低下し接合リークを低減するというSOI(Silicon on insulator)を導入することでCMOSの限界に対処してきた。薄膜絶縁層をSi薄膜とSi基板の間に置くことでスイッチ動作中にトランジスタを動かすための電気量を減らしている。

　この方法は互換性の高い製造プロセスでは大幅なスピード改善をもたらす。その他の半導体メーカーにおいても、SOIがもたらす性能強化と歪みSiのキャリア移動度の上昇の両方を生かすためにSOI基板と歪みSi技術を組み合わせている。しかし、SOIは高温化を招く熱抵抗問題だけではなく、微細プロセスで歩留まり低下の問題を抱えている。さらに重要なことに、歪みSiもSOIも、現在メーカーが直面している本質的なゲートリーク問題を解決していない。

　国際半導体技術ロードマップ(ITRS：International Technology Roadmap for Semiconductors)から提案された代替案では、さらに伝導性のあるメタルで作られたゲートとの接合において高い絶縁性を持ったHigh-kゲート絶縁膜を使用してゲートリークを低減する。研究者がHigh-k絶縁膜を大きく進歩させてく一方で、フェルミ準位ピンニングとそれに伴う高しきい電圧の発生、移動度の低下、信頼性問題などの問題は残っているままだ。

　メタルゲートをCMOSデバイスへとインテグレートする際にも電力消散を小さくする進歩が見られる。ポリSiゲートのフルシリサイド(FUSI)化などのアプローチには、主流のポリシリサイド前工程プロセスとの互換性やイオン注入で材料の仕事関数調整に適用できる能力など、多数の魅力的なメリットがある。しかし、微細化の問題は続き、さらに製造プロセスへの新材料導入は深刻なコスト問題として残る。これらのリスクのため、ほとんどのメーカーが65nmでHigh-kやメタルゲートの導入を延期したのである。

リエンジニアリングSi

　標準的なCMOS製造装置との互換性を保ちながら電力効率とトランジスタ性能を向上させるために、Siの特性を変化することができる新しい方法が求められている。突破口となるその新しい方法を持ってすれば、既存の製造インフラを活用しつつもアグレッシブなロードマップを追跡し続けることができるはずだ。

　この課題に取り組むにあたって、我々は半導体業界の現在の製造インフラを解体することなくCMOS製造技術の利点を45nm以降に延長して適用できる新しい方法を編み出した。この新しい方法は「MSTプラットフォーム」と呼ばれ、駆動電流を向上させつつもゲート電流とひいては電力消費量を大幅に削減することを目的としている。

　これらの成果を得るにあたって、この“Si-on-Si”と言われるアプローチは、Si内のバンドエンジニアリングに依存している。しかし、エネルギーバンドギャップ内での著しい変化に代わって、この技術は結果として全体のバンド曲線への変化に頼っている。我々の研究チームはATDF(Advanced Technology Development Facility)、LSRL(Lawrence Semiconductor Re-search Laboratory)と協力し5年かけて開発した。この技術はディープサブミクロンデバイスの量子力学における幅広い経験から生まれた副産物ともいえよう。

　研究者たちは2つの基本的な観察から始めた。1つ目は、どの材料の電子特性もバンド構造や、材料内の電子とホールのエネルギーと運動量(速さ)の間の関係にまず左右されるという点である。どの材料でもバンド構造は原子配列の関数であり、格子や原子そのものの電子本質と見なされる。

　2つ目に、材料のバンド曲線の最大と最小の幅が大きいほど電子は実際の電界でより簡単に加速する。まとめると、加速しやすさと電子が遭遇する散乱効果が使用電圧の結果となる電流量を決定するということである。したがって、曲線が大きいほど多くの電流が流れるということになる。

図2　Siエピタキシ中の非半導体層挿入の結果として起こる電子密度の成層

　Siにリエンジニアリングを施し、性能を改善するためには、Si原子の格子を変形しなければならない。そして、性能改善のために必要であると思われるデバイス平面で格子構造変形の代わりに(格子構造変化は歪み技術にて行われるため)、垂直方向に周期性を破壊することによって平面Siデバイスでバンドを操作することが可能なことを発見した。さらに、製造装置における最近の進歩と個々の原子層でSiを形成する能力を利用することで、従来のエピタキシャルプロセスでも対応可能である。

　基本的にこの新しいプロセスは、Siエピタキシ間の非半導体層や積層の断続的な挿入によって得られる。この超格子の厚さは100Å以下。この層は完全な結晶構造であるが、強い異方性のあるバンド構造が見られる。Si原子はデバイスの水平面よりも垂直方向でわずかに広く間隔を空けて配置されている。これはデバイス平面内の少ない有効質量(より高い伝導性)で重層電子密度をもたらし、電子やホールが表面をより自由に移動できるチャネルの形成が可能となり、nMOSとpMOSデバイスの両方の移動度を向上する(図2)。

　同時に、“超格子”層の導入によってゲートとチャネル間の垂直伝導をより確実にブロックすることができる。この材料は異方性であるため、有効質量が大きくなり(バンド曲線が縮小する)、垂直方向の伝導性が下がる。これによってゲートリークも低減される。

ゲートリークの低減

　この技術は業界基準のE-テストとテストダイが搭載されたウェーハのベンチ測定1000枚以上によって立証された。初期の実験ではチャネル内で駆動電流は増加しつつもnMOSトランジスタで60％、pMOSトランジスタで80％ゲートリークを低減することを示している。この技術はもともと65nmと45nmをターゲットにしていた。しかし、既存のCMOSインフラへの適応性と移動度向上と同時にゲートリーク低減を行う能力があるならば、低電力で高性能な32nmプロセスの開発をも可能にするとみられている(図3)。

図3　一般的なプラズマ窒素酸化物ゲートプロセスにおける反転ゲートリークの低下

　半導体メーカーがHigh-kやメタルゲートプロセスへの移行を検討しているが、将来に備えてSiの電子特性を制御するこの技術の性能はさらなる将来性が約束されるであろう。長期間には、半導体業界は三次元構造とFinFETへ移行している。エピ処理で小規模の変化を伴うこの新しい方法では、FinFETのフィンを包む方法など、三次元半導体においてもリーク電流を減らすことができると期待されている。

シームレスに実現

　この技術は、標準CMOSフローにシンプルな数ステップを追加するだけで実現する。他の手法と異なり、MSTプラットフォームではリスクのある新材料を導入しない。この技術を用いている半導体メーカーは単純にエピタキシャル成長Siをチャネル置き換え層として標準CMOSフローに追加しているだけだ。

　チャネル置き換え層の蒸着に必要な独自のエピタキシャルプロセスは蘭ASM International社の装置「ASM2000」により開発された。チャネル置き換えのプロセスは、ゲートプロセスの前に追加される。

　これにより新しいプラットフォームの実現には新しい装置を必要としない。バルクCMOS、歪みSi、SOIのいずれをも使用でき、ベースラインプロセスに問題なく適用できるように設計されている。

　さらに半導体メーカーは、この新しいプロセスを事実上追加費用なしで実施することができる。ダイの業面積縮小と既存の装置利用の両方によるコストの節約は、“Si-on-Si”の手法を追加費用なしで導入できると見込んでいる。歩留まり分析を含むコストモデルでは、わずかな特定レイアウトの削減で生産コスト損益分岐点が達成可能であることを示している。例えば、大きめなドライバICを製造する設計者は、このプロセスの導入によりトランジスタ幅の削減とダイ面積の大幅縮小、駆動電流の性能を向上することができる。

結論

　40年後も、半導体産業が回路寸法を2年ごとに小さくしSi性能を2倍にすることができるかは疑わしい。基本材料の特性は限界に達し、ゲートリーク損失はプロセス技術の将来の進歩において手ごわい試練をもたらすことになる。歪みSiからSOI、High-k材料、ゲート材料に至るまで、バルクCMOSのリミットに対応するために半導体メーカーはさまざまな革新的手法を導入しているが、そのいずれもゲートリーク問題に十分に対応し切れていない。バンドエンジニアリング技術を使って基礎Siチャネル技術をリエンジニアリングすることで、混乱を招く新材料を導入したり標準CMOS製造フローを基本的に変えたりする必要がない。新しい“Si-on-Si”プロセスは標準的なCMOSプロセスで大幅なゲートリーク低減を約束する。

Robert J. Mearsは、2001年からMSTプラットフォームの作成を指導している。成形技術開発で実績を持ち、フォトニクス分野において世界トップレベルの専門家として知られている。1980年代後半に、同氏はEDFA(エルビウム・ドープ・ファイバ増幅器)を発明し、光ファイバケーブルのバンド幅を拡大するという難関に挑戦した。彼は150もの出版物を執筆または共同執筆しており、多数の特許を持つ。英ケンブリッジ大学Pembrokeカレッジの名誉研究員である。