Semiconductor International(以下SI)：ISS Europeの講演で最も訴求したかった事は何か。

Gargini：新しい技術が考案された時点から、開発と商品化の段階を経て、市場に普及して時代遅れになるまでに、100年ほどかかることもある。多くの人々は10年から20年に渡って技術が進化する様子をみていると、永遠に進化し続けると思うようになる。トランジスタなどの固体素子の進化の歴史を振り返ってみても、同様に長期的な傾向が存在することが分かる。これらの技術には、10年、15年、20年という進化が持続する時間定数があり、従来とは根本的に異なる技術を導入するにしても、適切なタイミングで研究を始める必要がある。

SI：Intelは最近High-k材料とメタルゲートを45nmの配線プロセスから使用すると発表した。Gargini氏はこの技術は2006年1月に準備ができていたと述べているが、Robert Chau氏がこの計画を公表したのは2003年だった。

この時点では、その詳細は明らかではなかったが、
前回発表したnチャネルとpチャネルの材料とは
異なるHigh-kおよびメタルゲート材料による製造技術を確立していた

Gargini：我々はゲート絶縁膜とSi酸化膜を薄くする努力を続けていたが、1997年か1998年に2000年以降Si酸化膜の厚さが原子2個か3個分になることに気づいた。それ以上薄くできないため、そこで限界に到達することになる。しかし、誘電率が格段に高い別の材料を使うという解決策があった。Si酸化膜の誘電率約4に対して誘電率が20の新材料を使えば、膜厚が5倍でも原子数個分の薄膜と同等の電気的特性を示す。ただ、この新材料にはSiとの親和性が要求されるので、研究に時間がかかりそうなことが分かった。そこで1998年か1999年頃に研究に着手した。

　2002年になり、研究成果をだせる目途が立ち、Robert Chau氏が2003年に技術的問題をほとんど解決した。同氏は、High-k材料とメタルゲートを使ったnチャネルとpチャネルが動作する基本原理を示した。そして、今年の1月末にMark Bohr氏が、この材料を使った製造技術が確立し、今年後半に製造を開始することを発表した。しかし、我々は2006年1月に、32nmプロセス技術による試作の研究結果を発表している。この時点では、その詳細は明らかではなかったが、前回発表したnチャネルとpチャネルの材料とは異なるHigh-kおよびメタルゲート材料による製造技術を確立していた。

　我々は2006年、この技術で歩留まりの向上に取り組んだ。新しい技術では従来技術より欠陥発生率が高まると考えられていたが、High-k/メタルゲートを使用していない3年前の65nmの技術と、その1年後にHigh-k/メタルゲートを使用して、この2年間を経た歩留まりを比べると、新技術がMOSデバイスの欠陥発生率を悪化させることはなかった。

SI：IntelがベルギーIMECと行っている化合物半導体の研究は、将来的に有望だと考えているのか。

High-k/メタルゲートを使用して、
この2年間を経た歩留まりを比べると、
新技術がMOSデバイスの欠陥発生率を悪化させることはなかった

Gargini：Intelは米Sematechのメンバーであり、またIMECのメンバーでもある。我々は米国の複数の大学とGaAS、InGaAS、InSbなどIII-V系化合物の研究結果も得ている。つまりIntelはこの分野においては、数多くの研究機関とともに幅広い研究を重ねている。

　これらの研究の主題は、電子の移動度でもある。化合物半導体はSiと比べて、ソースからドレインに電荷を2倍、3倍、10倍あるいは、それ以上の速度で移動させることができる。これらの化合物を、MOSデバイスに部分的に利用できれば、同じ性能をかなり低い消費電力で実現できる可能性がある。周辺部品を統合していくには、消費電力の維持と制御がエンジニアリングの挑戦課題になる。我々がこれらの化合物から電子の移動度を高速化する要素を統合できれば、性能を50％向上して電力を1/10にすることも可能だと考えている。集積度を格段に向上しつつ、低消費電力で駆動できるシステムを実現したい。

SI：最も有望なIII-V系化合物は。

Gargini：現時点では異なる成分の利点を比較している段階で、まだ明言できない。InSb、GaAs、InGaAs、Geは、我々が研究してきた材料の一部にすぎない。これらの材料はそれぞれ優れた特性を備えているが、最も有望な材料を絞り込むまでに、あと2、3年はかかるだろう。さらに、性能と歩留まりを速やかに向上するためには、どの材料が既存のSiベースの技術と最も統合しやすいかを見極める必要がある。

CMOSと電子移動が速い材料を組み合わせることにより、
10nmまでは既存技術を拡張できる可能性がある

Gargini：現時点では異なる成分の利点を比較している段階で、まだ明言できない。InSb、GaAs、InGaAs、Geは、我々が研究してきた材料の一部にすぎない。これらの材料はそれぞれ優れた特性を備えているが、最も有望な材料を絞り込むまでに、あと2、3年はかかるだろう。さらに、性能と歩留まりを速やかに向上するためには、どの材料が既存のSiベースの技術と最も統合しやすいかを見極める必要がある。

SI：16nmから5nmのプロセス技術も検討されているようだが、CMOSを超える未来とはどのようなものだろうか。また、そのために活用できそうな今日存在する技術で、最も有望なものは何だと考えているのか。

Gargini：基礎的な計算に基づくあくまで理論的な見通しとしては、CMOSと電子移動が速い材料を組み合わせることにより、10nmまでは既存技術を拡張できる可能性がある。5nmも可能かもしれない。歴史的にみても、我々は将来の技術がどうであれ、既存技術をとてもうまく拡張してきた。

　しかし、異なる選択肢についても良く検討しておく必要がある。例えば、これまでは電荷とみていた個々の電子にはスピンする特性があり、微少な磁性体も存在するという事実に目を向ける必要がある。電子を上下にスピンさせるエネルギーは、今日の磁気記録などで利用しているエネルギーに近く、特定の条件下ではMOSデバイスのスイッチに必要なエネルギーより格段に低くなる。もちろん、今日の回路とその構成要素もこの効果を利用している。まだ研究中だが、理論が示している有望性を味方につけることができれば、消費電力を1/100さらに1/1000に下げることが可能になる。しかし現時点では、この仮説が正しいことを検証するまでに3年から5年かかるわけだ。今後10年以内に不完全ながらも試作したデバイスが機能することを示せれば、2020年には極めて低消費電力で最高の性能を発揮するMOSデバイスを実現できるだけでなく、これまでに考えたことがないような別のデバイスも手にしている可能性がある。

(聞き手：Aaron Hand)