2007年6月4日～6日にサンフランシスコにて、2007 IEEEのIITC(International Interconnect Technology Conference)が開催される。全体のテーマとしては、Ru、Rh、Mn、カーボンナノチューブ(CNT)などの新しい材料が、どのようにして最終的にチップの動作速度を低下させるRC遅延の原因となる抵抗や容量を低減するか、というものとなりそうだ。

　例えば、富士通の研究者は実効比誘電率(k_eff )を維持した配線構造を形成するため、ナノクラスターシリカ(NCS)を用いている。超薄膜バリアメタルと組み合わせることで、2006年のITRSよりRC遅延は86％低下した。

　NECでの研究はライナー/バリアとして、WをRuに置き換える実用性を実証した。Ruの利点は、Cuシード層の必要性がなく直接めっきが可能であることだが、バリアもしくはシード層には向かないという。NECの取り組みは、よりCuとの互換性を得られるようにRuの粒子構造を変化させることであり、これによって側壁への電子分散を抑えることが可能になる。

　現在ではWがまだ一般的に使用されているが、新しいメタル材料であるRhはコンタクトでの高アスペクト比構造のボイドフリーの埋め込みにおいて高い性能を示している。米IBM社は、PVDによるTi合金、ALDでのRu、および電解めっきによる積層構造によるデモを行い、CVD積層したWと比較すると2倍ほど、積層Cu埋め込みとではわずかであるが抵抗が低くなることを明らかにした。さらに、研究者は、Cuベースの埋め込みプロセスで使っていたものよりも薄いライナー膜が使用可能になったことによって、Rh埋め込みが将来のCMOSに延長可能な可能性が生まれたと述べている。

　ソニーの研究者はさらに知られていない別のメタルであるMnの利点を調査している。Cuまたは超Low-k配線をCu合金よりも抵抗が低く信頼性の高い自己形成マンガン酸化物(MnO_x )バリア層と組み合わせる。これは、ビアの下部と上部にそれぞれ異なる絶縁体を持つハイブリッド構造である。MnO_xバリア層によるデュアルダマシン配線はストレス誘導の優れたボンディングパフォーマンスと大幅に長いエレクトロマイグレーション(EM)寿命を有し、ポアシールプロセスを追加する必要がないことを報告している。自己形成バリアプロセスは32nmノードのCu Ultra Low-k配線にて最も実現可能な技術であると結論付けた。

　NECの研究では、特に多孔質絶縁体などの新しい材料を標準パッケージに投入する場合の課題に焦点を当てた。同社は実効誘電率(k_eff)＝2.9(図参照)であるシームレスなLow-k SiOCHCスタック(SEALS)を調査した。このSEALS構造はSiCNキャッピング層以外の全ての膜をLow-k絶縁体へと置き換える。例えば、SEALSにはメタル間絶縁体(IMD)にMPS-SiOCH (k=2.5)が使用されており、SiOCH (k=2.9)の中間絶縁体(ILD)は多孔質SiOCH (p-SiOCH)と置き換えられる。この構造にはエッチストップ層がないため、結果的にはk_eff値はさらに低下する。

　MIRAI-Seleteでは、Cu配線に対応可能な新しいダマシンプロセスで形成されたCNTビア配線の電気特性を調べている。高さ60mnビアの抵抗は高温とは無関係で、キャリア輸送は弾道的だとされる。そこで得られた抵抗は直径2.8μmのビアで0.05Ωであり、これまで報告された中で最低値であると研究者は述べている。ビア高さは抵抗とは無関係であるため、電子の平均自由路は32nm(2013年)でのビア高さと同等の80nm以下だろうと予測されていた。「これは、32nm以降において弾道輸送でCNTビアが実現可能になることを意味している」と結んでいる。