6月12～16日に京都で開催されたVLSIシンポジウムにて、日本メーカーがいくつかの新技術を発表した。東芝は既存のプロセス技術を使って高密度配列する三次元セルアレイを発表。富士通は低電力・高性能の新たな45nmプラットフォームを、ルネサス テクノロジはマイクロプロセッサとSoC向けの低コスト・高性能トランジスタ技術を発表した。

　プロセス技術の進歩に頼るのではなく新しい三次元メモリーセルアレイ構造を使うという点では東芝の発表が最も興味深かった。新構造（図）により、チップ面積の増加を最小限に抑えながらセル密度とデータ容量を向上させることができる。積層した電極材料に柱状のメモリー素子を垂直に貫通させ、周辺回路を共有して使用する。

　通常、メモリーの大容量化はプロセス技術の進歩を反映している。東芝の技術は積層プロセスにおける技術革新が基になっている。既存のメモリー積層技術は単に二次元のメモリーアレイを互いの上に重ねる方法で、同じプロセスを繰り返し行う。メモリーセル密度が向上する一方、製造プロセスはより長く複雑化してしまう。同社の新アレイは、メモリーセル密度を向上しつつ製造も容易だ。回路を複数のSi柱で共有するように配置できるため、チップ面積を大幅に増加させることもない。

　東芝は独自の高精度エッチング技術により、積層構造（ゲート電極と絶縁膜をサンドイッチのように互い違いに複数積み重ねたもの）への貫通孔の加工を実現した。不純物を含むSiを柱状に孔に埋め込む。ゲート電極が一定間隔ごとにSi柱を覆い、各交点にあらかじめデータ保持用の窒化Si膜などを形成しておけば、NANDセルとして機能する。同方式はSONOS（Silicon-Oxide-Nitride-Oxide- Silicon）構造で、電荷は窒化Si膜に蓄積される。

　接続素子数は積層高さに正比例するので、同アレイはチップ面積を増やすことなく高密度化が可能である。32層構造では、同世代の技術で作られた標準的なチップの10倍の集積度を実現する。東芝は、現在の構造と同等レベルの信頼性を確保できるレベルまで、要素技術の開発をさらに進めるという。

　一方、富士通の45nmプラットフォームは低消費電力と高性能配線の技術を組み合わせたもの。この新プラットフォームでは、既存の45nm技術と比較すると、待機状態で電流が無駄になるときに発生するリーク電流を1/5まで減少させ、配線が原因の遅延時間を最高で14％減らすことができる。トランジスタのソース/ドレイン領域でのミリ秒熱処理技術に加え、低誘電率（k＝2.25）のナノクラスターシリカ（NCS）を使用した。NCSは膜中に微小な空孔を持ち、低誘電率と高い機械的強度を有する。同社は65nmからNCSを部分的に導入。45nmでは同一配線層間だけでなく異種配線層間にもNCSを適用し、さらなる配線容量の低減を実現した。

　ルネサスも45nm技術に注目し、マイクロプロセッサやSoC向けに、低コストで製造できる高性能トランジスタ技術を発表した。同技術は独自のハイブリッド構造を持つCMIS型トランジスタの性能を向上させる。このp型トランジスタゲート構造は2層のTiNから成る。High-k層、CVD-TiN層とPVD-TiN層、ポリシリコンがこの順番でSi基板上に積層される。PVD-TiN層の方がCVD-TiN層より高密度なのでポリシリコン電極からCVD-TiN層へのSiの拡散が抑え、特性の変化を防ぐことができ、これにより、しきい値電圧の増加も抑えられる。さらに、TiNの2層化により、トランジスタのしきい値電圧を最大100mVも低下させ、低リークデバイス相当のレベルを実現した。

　同社は、この技術を用いてゲート長40nmのトランジスタチップを試作。同チップ上で行われたテストでは、電源電圧1.2Vでn型トランジスタが1068μA/μm、p型トランジスタが555μA/μmと、最高レベルの駆動性能を実現することを確認したという。