Arthur Keigler,
Kathy O'donnell,
Zheniu Liu,
Bill Wu
米Nexx Systems社
www.Nexxsystems.Com

John Trezza
米Cubic Wafer社
www.Xanoptix.Com

　3次元構造の利点は次のような機会に生かすことができる。

■水平配線の限界の打破

　現在のアーキテクチャは数百のピンの現実的なバス幅によって大幅に制限を受けている。また、これらのピン数制限と現在のプロセスに特有の水平配線が相まって実際的なバス幅が制限されてきた。さらに、現在のバスは水平配線長が長いためにタイミングと信号の再生が必要である。チップ外に信号を出力するためにはさらに大きな電力が必要である。パッド・ドライバや再生回路、静電気放電ESD（Electrostatic Discharge）回路は、システム内の通信のために非常に大きな電力とチップ面積を無駄にしていた。例えば、23×23mmのASICでDRAMを3次元積層すれば電力消費を2桁減らすことができる。

■種々の技術を集積

　1チップに全機能を盛り込むこと自体は実際には新しい技術ではない。例えば、アナログのMOSトランジスタは寸法を小さくすると望ましくない動作をする。すなわち、サブミクロン寸法でのアナログ設計では、多様な電圧やゲートリーク、低SN比は解決の難しい課題である。また純粋なデジタルICであっても、混載DRAMのような機能は最新技術で製造するとすればチップ面積をぜいたくに使うことになる。同様に、フィルタや信号処理、電圧レギュレータ、組み込み型BIST（Built-In Self-Test）回路、ESD回路、光デバイス、プログラマブルIC、A/D変換器、レベルシフター、オーディオ・コントローラ、メモリー・コントローラのような機能は、最小線幅で設計すると高くつき非現実的だ。このような機能の組み込みをやめて3次元再結合することにより、コストは桁違いにかからなくなり、性能はより最適化される。

■Socと競えるパッケージング・ファウンドリが可能

　チップを積層することによって、短い製品化時間で旧世代の知的財産からの優れた機能を素早く集積できる。さらに、150万ドル以上のコストがかかる65nm向けの単一マスクセットで、旧世代の複数のチップを組み合わせることにより、最新のトランジスタ形成技術を使用した2次元チップ・ソリューションと同等もしくはより高い性能を実現する。エンジニアリングコストやプロトタイピングコストもかなり節約することができるそうだ。

　3次元アーキテクチャの良さを最大限に生かすためには、回路設計の完了後にパッケージングを決めるのではなく、計画立案の過程で前もって決める必要がある。これによってパッド・ドライバやタイミング再生回路、信号再生回路を不要にでき、チップサイズの縮小など、先に述べた恩恵を受けることが可能になる。ファブレス企業は、3次元向けの異なるウェーハおよびパッケージング・ファウンドリを使ってこれを現在しつつある。

　この設計技術の有利さ説明する簡単な例を挙げよう。5×5mmのDRAMと23×23mmの65nmのプロセッサを4096ビットのバスで統合したピッチ25mmの128×32コンタクトアレイを考えよう。上記のトランジスタ回路レイアウトは25μmピッチのチップ/チップ間接続をサポートしなければならない。もしチップ間接続に必要なピッチを100μmとしたならば、一方のチップからもう一方のチップへ3mmを超える遠回りをしなければない信号も出てくる。これではパッド・ドライバや高価な再配線層RDL(Redistribution Layer)が必要になる可能性があり、マルチチップ・モジュール構成と比較した3次元積層の利点を否定することになる。

　設計者はルーティングやピン数、材料などの一般的な制限を気にしないでチップ・アーキテクチャを考えられるようにしなければならない。シミュレータにはファインピッチ・コンタクトとSi貫通ビアの特性を入れ、1つのIC内の異なるブロックを異なるプロセス技術を使用して作れるように補強されつつある。

　ダイ/ウェーハ・ボンディングと25mm未満のコンタクトピッチによって、チップを結合するために必要な面積は、ワイヤーボンディング・パッドと50μmピッチ未満の4個のマイクロはんだボールタイプの取り付けに必要な面積よりもかなり小さい。I/Oはダイ上に最適に置くことができるだろう。すなわち、ダイがワイヤーボンディングからRDLによる3次元に置き換わっていくならば、I/Oをワイヤーボンディング・パッドで構成できるかもしれない。

　ファインピッチの接点間の接合によって、仮想的にダイ/ダイ間のコンタクト数や密度の制限はなくなる。20μmピッチでは、1mmの方形のアレイで2500ピンのバスが可能で、2mm方形であれば1万ピンのバスを提供できる。これによって接続長がミリメーター単位から数十μmまで短くなり、遅延時間と消費電力も減少する。マルチチップ・パッケージや従来の積層チップ・モジュール特有のパッド・ドライバやESD回路、その他の機能を排除することで、複数チップが1つのチップであるように機能する。

　米Cubic Wafer社の接合技術は、「仮付け（Tack）」と「融合（Fuse）」の2ステップのポスト結合構造を使用している（図2）。一方の接点は剛性のピンのようなポストからなり、もう一方の接点は可鍛性でかつ硬化可能な材料からなる。一体化は2ステップのプロセスで実現する。まず、ポストを可鍛性の材料に侵入させ、一時的な機械・電気的接続を形成する。これが「仮付け」プロセスである。これによってデバイス・テストが可能になり、ダイの取り外しや再加工の可能性を与える。ウェーハ上に個々のダイを配置することによって全体のウェーハの装着が行なわれる。すべてのダイが配置され、必要に応じてウェーハの電気的テストが実施されると、次に、ウェーハはアニール処理され、永続的な接続が形成される。これが「融合」プロセスである。

　融合プロセスは、ウェーハやチップに圧力がかからない状態で、雰囲気中で実施される。密なピッチで高歩留まりを実現するためには材料のリフローを避ける方が良い。この方法によって形成した接点は非常に堅固で、引っ張り強さは5g/接点以上である。一度融合すると、接点は組成が変化するので再融合を起こしにくい。このポスト−パッド構造は材料の数μｍのずれを吸収でき、これにより、非常に密なピッチに拡張可能であり、また、広範な材料やプロセス技術の統合を可能にする。
　ビアを含むデバイスの接合のために、ウェーハにSi貫通ビアを形成する処理を施す。接合の一方の側にある接点が、Si貫通ビア上部のウェーハ面に加工される。ビア付きウェーハはその後薄化され、嵌め合わせ接点がウェーハのうもう一方の面に加工される。これによってビアのある各ダイが面の表裏で異なる極性の接点を持つことができ、ダイ上に他のダイを積層し、さらに第3のダイを第2の上にというように積層していくことができる。

　仮付けプロセス中は（図3）、薄い層中にポストを迅速に侵入させるのに十分な温度にウェーハを加熱する。SnとAuの混合が多少起こるが、その規模は小さい。融合プロセス中には、SuがAu中に融合し、バリア層に捕らえられる。結果として基本的に純粋なAu接続が形成される。

　このAu接続の最終的材料の安定性により非常に強い接続が得られ、他のタイプの接点で使われているPb/SnはんだやPbフリーはんだで報告されているような熱マイグレーションやエレクトロマイグレーションEM、Snウィスカー、腐食に対する脆弱性はほとんどない。200℃に1000時間放置した後でも材料のマイグレーションは測定されなかった。これにより従来のはんだ接続よりも大幅に高い電流密度が可能になる。

　パッケージング・ファウンドリ等で幅広く使用できるバンプ形成プロセスを得るためには、標準的なウェーハ処理ステップを使わなければならない。我々はウェーハ・レベルのパッケージング（WLP：Wafer-Level Packaging）で使用されている物理的気相成長（PVD：Physical Vapor Deposition）、フォトパターニング、めっき、洗浄の各ステップで実現する。バックエンドのウェーハ量産工場のRDL部門で一般的に使用されている普通のフォトレジストと電解めっきを使用し、積層型のAu−Snめっきプロセスを付け加えている（図4）。

　AuSn合金の2種類の形成方法を比較した。合金の電解めっきと、AuとSnの積層蒸着法である。接合の信頼性や機能の面ではどちらの手法も実用性があることが分かった。しかし、AuとSnを順次蒸着する手法の方が生産性が高い。最終的な接合にSn酸化物の不要な混入しないようにするためには、Snの滑らかな微粒子堆積が必要である。

　接合プロセスとSi貫通ビア形成プロセスは、3次元IC製造のもう1つの重要な要素である。これからの5年間に、コンタクトピッチは約25μmから10μmにまで進歩するだろう。また、薄型ウェーハとダイのハンドリングに適するようにビアの深さも変化するだろう。現在の300mmウェーハではビアの深さは約200μmだが、これが100μmまで下がるだろう。これ以下では、ハンドリングや処理、ダイ/ウェーハ間接合やパッケージングでのはんだボールバンプ形成での歩留まり損失が重要になる。

　<b>図5</b>は3種類のSi貫通ビア形成プロセスを示している。ウェーハの上面、すなわちルーティングやトランジスタを含むウェーハの外側にSi貫通ビアを形成するビア1stは、ウェーハが最大厚の間にビアを形成し充填でき、1段階後のステージで薄化することができる。これらのSi貫通ビアはトランジスタ形成工程（FEOL）で形成されるか、WLP工場で形成できるように場所が残される。ビアラスト、すなわち裏面のSi貫通ビア形成は、Si貫通ビアでの信号ルーティングを設計者が実施できるようにする。しかし薄化したウェーハをさらに処理するステップが必要になる。

　どちらの場合も、低静電容量と予測可能なインピーダンス特性を確保するためには、分厚く均一の再現可能な基板絶縁が必要である。従来の裏面ビア形成プロセスでは、厚さにばらつきのある絶縁物が生成され、金属パッドの裏側を覆ってしまい、これを高アスペクト比のSi貫通ビア穴の底部から除去しなければならなかった。新ビアラストプロセス、いわゆる「制御された絶縁によるウェーハ裏面処理」は、この絶縁物の残留を防ぐことができる。まず、切り口が環状の孔を金属パッドの裏側に達するまでエッチングする。次に、そのチューブ状の穴に周知の絶縁体を充填する。この形状は環状のシリンダーのエッチングの制約を受けることから、最終的な対地静電容量は既知である。最後に、チューブ内のSiをエッチングで取り去り、バリア層とシード層を蒸着し、ビアを満たすためにCuを電解めっきする。

　3次元構造を柔軟で高歩留まりで実現するためには、薄すぎるチップやウェーハを避ける必要がある。深さ100～200μmレンジのSi貫通ビア形成プロセス全体の経済性や安定性を確実にすること、アプリケーションを広げることが可能になる（この深さのSi貫通ビアは、専用アプリケーションやウェーハ/ウェーハ積層で必要な深さよりも深いかもしれない）。このような深さのCu充填Si貫通ビアは、接点ピッチ40～15μmの範囲で加工されている（図6）。

　コストの面から見ると、Si貫通ビアの重要な実現技術は電気化学蒸着ECD（Electrochemical-Deposition）によるCu充填ステップである。高歩留まりのビア充填は電解めっき速度がビアの深さと逆になる必要がある。すなわち、ビアの深い部分で最高速、ビアの入口部分でより低速になる必要がある（図7a）。そうしないと、ビアの入口部分の電流密度や反応物質濃度が高くなり、それによってビア入口での蒸着速度が当然高くなり、ビア底部にボイドが残りピンチオフが生じる可能性がある（図7b）。

■ビア上部での蒸着速度の抑制（より多くの有機抑制剤やより滑らかな材質をビア上部に使用する）

■ビアの深い部分での蒸着の強化（より高い活性の促進剤をビア底部に使用する）

■ビア底部よりビア上部で高速なCuエッチング除去を実施（反転パルスサイクル間にビア上部の逆電位をより高くする）

　速度の逆転をより強くするとSi貫通ビアの充填時間は短くなる。反転パルス波形を有機的な添加剤やその他の化学成分の化学的挙動に合わせて最適化することが、ECD充填での主要な研究課題である。

　Si貫通ビア充填プロセスは本質的に時間がかかり、30分から数時間を要する。これは1枚のウェーハ加工時間としては長いかもしれないが、同時に20～30枚のめっき処理を行う装置があれば10～20枚/時間のスループットが得られる。

　3次元構造を集積した試作レベルのウェーハ加工処理について説明した。Au/Sn浸透/ポスト接合プロセスやファインピッチのSi貫通ビアプロセスの再現性、信頼性がウェーハのハンドリングに適していることがこの説明から分かる。信頼性テスト結果はこの3次元アーキテクチャが顧客の要求を十分に満たすことを示している。メモリーを積層したIC設計では、速度が1000倍、消費電力が1/100になった。これは3次元処理の画期的な性能であり、ファブレス企業の設計能力とフロントエンドおよびパッケージング・ファウンドリの処理能力を一体化し、最先端のトランジスタ形成技術によらない高性能デバイスの製造を可能にする。