今年初め、米Intel社と米IBM社は、45nmデバイス向けメタルゲートとHigh-kゲート絶縁膜を年末までに生産に移すことを発表した。そもそもSiO₂を用いた従来のゲート絶縁膜は、駆動電流を高く保つためゲートからチャネルへの静電結合を最大にするため、非常に薄くする必要がある。その厚さは原子4個分に相当する1.2nmと、限界に達している。さらに薄膜化すればリーク電流を高める結果となるだろう。High-k膜はより厚膜の材料へ道を開き、良好な静電結合を保ちながらリークを減少させることに役立つだろう。メタルゲートはそれだけで性能優位性をもつが、High-k/Siの界面で起きる問題のためHigh-k膜と対にする必要がある。

　今年のIEDM（国際電子デバイス会議）は12月10日から米ワシントンD.C.にて開催され、High-k/メタルゲートをテーマにした2つのセッションが中心となるとみられる。

　IEDMではIntelの研究者らが45nm技術について詳細を明らかにするだろう。厚さ1nmのHigh-k絶縁膜、デュアルバンドエッジの仕事関数を持つメタルゲート、トレンチコンタクトベースの局所配線、第3世代の歪みSi、Low-k層間絶縁膜（ILD）を持つ9層のCu配線、クリティカル膜用の低コストArFドライパターニング、Pbフリー・パッケージングなども含まれている。Intelは同プロセスを使用して、複数のマイクロプロセッサだけでなく、セルサイズ0.346μm²の153Mb SRAMメモリーアレイも製造している。

　米カリフォルニア大学バークレー校、Intel、米SEMATECH、米テキサス大学オースティン校、米AMD社、IBM、韓国のMolecular Nanoelectronics LabおよびGIST社は、フラッシュアニールが45nm以細CMOS向けHigh-k/メタルゲートMOSFETの性能と信頼性に与える影響について報告する。フラッシュアニールは、極浅接合（USJ：Ultra Shallow Junction）を実現しながら、High-k/メタルゲート積層の整合性を保持できることが示されるだろう。

　日本からは東京大学とMIRAIの研究者らが、ゲートファーストプロセスを用いた0.5nmのFUSI NiSi/HfO₂/HfSiO_x/Siゲート積層構造をいかにして実現したかを発表する。HfSiO_x界面層はサイクル毎の成膜とアニールプロセスにより形成され、HfO₂成長のため、In-situで、層ごとの成膜とアニールが続いた。最終的にV_fb+1.0Vでゲートリーク電流4A/cm²以下、0.8MV/cmでの実効電子移動度120cm²/V_secの結果を得た。