Ultra Low-k技術の進展

[2007年12月号]

比誘電率（k値）を下げるために、業界は絶縁材料そのものの変更だけに留まらず、デバイスの設計自体の最適化やインテグレーション体系の見直しおよび調整に力を入れ始めた。

By Ruth DeJule

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図2　Low-k技術（k=2.9）を使用した65nmノードによるCPU断面のTEM写真。11層のメタル層を有する。同等のデバイスを現在45nmノード技術で開発中だ
（出典：米Texas Instruments社）

　Low-k層間絶縁膜材料の開発は比誘電率（k値）が4のSiO₂から始まり、F（フッ素）をドーピングしたSiOF、C（炭素）をドーピングしたSiOCへと進み、現在は多孔質材料（図1）を採用しつつある状況だ。今日では、11層Cu配線の65nmデバイスではk＝2.9のLow-k膜が採用され製造されている（図2）。45nmノードではk＝約2.5が目標とされている。この目標に到達するために、新たな材料や、有効なk値を保持しつつ故障メカニズムを最小化できる積層構造とインテグレーションの最適化が求められているようだ。

Low-k材料

　「超低誘電率（Ultra Low-k：ULK）絶縁膜の最近の技術の進展で最も重要なことは、プラズマCVD（PE-CVD:Plasma-Enhanced Chemical Vapor Deposition）技術の進歩だ」とベルギーIMECの配線・パッケージング・システムインテグレーション担当ディレクターRudy Cartuyvels氏は語っている。

　ちょうど5年前、スピン塗布材料のk値が初めて2.0を下回った。その一方でPE-CVDのLow-k化は多少遅れているようにみえた。しかし、ヤング率の低さや、孔径3〜10nmの空孔（ポア）のような機械的強度の弱さによってULK膜のインテグレーションは難しかった。粘性が低いことで思いもよらずCMP(Chemical Mechanical Planarization)プロセスが延命され、大きな空孔によって、配線の信頼性に関わるピンホールのような障壁インテグリティ問題が引き起こされた。熱膨張係数が高く、熱サイクル試験などの信頼性テストにより配線構造全体が脅かされた。

　その後、ヤング率10GPa、k値2.5のPE-CVDは大きく進歩する。日本の半導体メーカー数社は、高密度のPE-CVDとスピン塗布材料による非常に多孔質な絶縁膜をハイブリッド積層構造に使用している。今もなお、Low-k材料の大半はPE-CVDで成膜されている。

　PE-CVD膜は基本的に、有機シロキサンとO₂反応プリカーサ（前駆体）を使用した比較的低温で蒸着されるC含有の分子断片を持つシリカマトリクスである。膜を多孔質にする前駆体分子（ポロジェン）は有機分子で、シリカマトリクスとともに蒸着される。蒸着後、ポロジェンや他のC分子は熱処理または紫外線キュア（UVキュア）によりマトリクスから除去され、空孔が後に残る。UVキュアはシリカマトリクスの架橋結合の役目も果たし、材料を効果的に強化する。膜に残された空孔は一般にメソポーラス（直径＞2nm）ではなくミクロポーラス（直径＜2nm）となる。

　k値を低く抑えるためには、残留マトリクス材料には基本的に極性のない化学結合がなければならない。そのような化学結合はk値を高めるからだ。極性のある結合がインテグレーションプロセス後に発生すると、膜は疎水性のままでなければならず、極性のある水蒸気や水を寄せ付けない。

　「今、我々はk値を2.2程度まで下げている段階。k値2.5の技術は成熟し、45nmプロセスで製造を始めようとしている」とCartuyvels氏は強調する。しかし、機械的インテグリティの問題は空孔率が30％を超えると大きくなる（図3）。

図3　Low-k誘電体の空孔率とヤング率（左図）および空孔率と空孔直径（右図）の関係。より高いヤング率とより小さい空孔サイズを持つLow-k材料の開発へと進展した
（出典：ベルギーIMEC）

プロセスインテグレーション

　ULK材料を製造プロセスに統合することに業界は力を注いている。強固な機械的インテグリティを持つULK膜を開発することによって、米Applied Materials社（AMAT）のような装置メーカーは、膜がエッチング、アッシング、およびCMPに確実に耐えるプロセスソリューションに取り組んだ。

　絶縁材料へのCのドーピングによって数え切れないほどの問題がもたらされた。例えば膜のクラッキングや粘着力の問題だ。独特の接合技術によって、同社は、酸化物付着層を蒸着することにより、ナノポーラスのLow-k材料と下層のバリア膜間の粘着力を強化することができた。結果として、付着層からバルクLow-k膜へ滑らかに接合部分なく遷移し、CMPプロセスの水平せん断力に耐えられるようになったと、AMATのブランケットフィルムグループのマネージングディレクターDerek Witty氏は主張する。

　製造プロセスは、酸化膜のエッチングやCベースのレジストアッシング、メタル層の研磨など強力な薬液と切ってもきれない関係にある。残念ながらこれらの強力な薬液による化学反応でトレンチやビアの側壁などのLow-k材料は攻撃され、Cが排除され、k値が上がる。k値はプロセスインテグレーション中に平均0.1上がり、Cの損失量によっては更に何倍もk値が上がる可能性がある。

　以前は、O₂N₂がアッシングのプリカーサとして、O₂の働きと合わせて用いられていた。しかし今日、より弱いアッシング薬液が少量使われるようになってきている。PVD（Physical Vapor Deposition）によるめっきに先立って行われる前洗浄用の有機溶剤も導入されつつある。製造可能性を確実にするという観点では、CMP装置メーカーにもその影響は及んでおり、研磨中の圧力を減らす研究も行なわれている。

ダメージ制御

図4　ナノクラスターシリカ（NCS）のメタル第1層加工パターン。500倍のS/TEM(scanning-TEM)画像。プラズマ高密度化処理の露光中にその場で（in situ）調整されたさまざまな厚さの高密度化側壁層
（出典：米Lam Research社）

　絶縁膜の空孔密度を上げることにより、溶剤やプリカーサ、プラズマ源、メタルバリア材料が空孔に拡散する機会が増加する。比誘電率とリーク電流の上昇や、デバイス信頼性の低下を防ぐために、ポアシーリング技術が開発され^1）-3）、プロセスインテグレーション中に発生するダメージの防止や修復が実施される。

　側壁高密度化とも呼ばれるプラズマ処理はその1つの方法で、メタルプリカーサがULK材料に侵出しないようにする。ポアシーリングは、メタルバリアを原子層蒸着（ALD：Atomic Layer Deposition）で成膜する場合には特に重要だ。それはULK内への侵出程度による。例えば、側壁の高密度化を実施したナノクラスターシリカ（NCS、k値＝約2.2）膜へのALDプリカーサの侵出は大きく抑えられるという複数の研究がある。これに対して、同一のALD成膜プロセスを経たポアシーリング処理されていないNCS膜は、膜の深さいっぱいに高密度のプリカーサを含むことが示された。

　高密度化処理は、加工/トレンチの側壁の高密度化層の厚さの制御を主体とする。高密度化層は下地の膜よりもk値が高いので、ポアシーリングを実施するのに十分な厚さがなければならない。この重要なステップは、in-situプラズマ処理で実現することができる（図4）、と米Lam Research社のエッチング製品マネージングディレクターPeter Loewenhardt氏は語る。

　第2のポアシーリング手法は側壁成膜で、加工パターン側壁の空孔を薄い絶縁保護膜で覆う。絶縁保護膜自体のk値は低い。絶縁保護膜を持つトレンチのエッチングや剥離は比較的新しい技術で、処理後、偏光解析ポロシメータで計測されたが、トルエンや水分の吸収は膜に見られなかった。

　最後のシリル化手法は、ULK空孔のシーリングと同時にプラズマによるダメージを同時に修復するために使用することができる。⁴）シリル化剤はシラノールと結合し、減少したCを補充する有機基を含んでいるので、ULKのk値を回復させる。適切な設計をすれば、シリル化剤は空孔のシーリングも行なえる可能性がある。この技術は有望だが、チャンバを増やし、プロセスステップを追加する必要がある。

積層膜の最適化

　ULK膜の空孔率を増すことは有効だが、空孔率が30％を超え、k値が2.5を下回ると製造可能性が低下するようだ。しかし、「絶縁膜の積層構造に何らかの別の材料を入れることができれば、32nmノードではk値＝2.5で十分な可能性がある」と、米Texas Instruments社の先端CMOS配線技術ディレクターGreg Shinn氏は言う。

　絶縁膜の積層構造は多層であり、バルクLow-k絶縁層、エッチストップ層、キャップ層などから成る。これらのサポート層は一般にk値が高く、有効なk値を低下させる。この層の厚さを最適化し、全体のk値を減少させることにより、同社は、有効なk値の低減と実現可能性を示した。

　45nmノードでは、k値が約5のSiCN膜をエッチストップ層や金属バリア層、Cu膜上に使用し、接合部分全体のメタルのマイフレーションを防ぐことができる。SiCN膜の形成ではアンモニア系のプリカーサが使用される。膜内部への腐食が起きた場合、アンモニアは積層構造の上部まで拡散し、ULKのパターンニングに使用されるレジストを汚染する。よって、第1のエッチストップ層上に、SiCの酸化物などの絶縁材からなる第2のエッチストップ層を形成することがある。しかし、新たなパターニング積層技術によって上部層をなくすことも可能だ。この技術では、基本的にパターニング層内に酸化膜を形成する。

　次世代の絶縁膜および適切なエレクトロマイグレーション性能のためにSiCN膜の開発を続けることが、32nm技術では特に注目すべきことだとShinn氏は語る。

エアギャップ技術

　現状のLow-k絶縁膜は、既存のソリューションを使ってk値＝2.0まで改善できる。比誘電率をさらに下げるためには、空孔率を50〜80％まで増す必要がある。これによって理論的にはk値は約1.5まで下がる。しかし、この進展のなかでインテグレーションの悪夢が訪れる。メタルライン間の絶縁膜が完全になくなればk値は理論的に1だ。これがエアギャップ技術の基本であり、「k値を下げる究極の方法」とCartuyvels氏は言う。

　デバイス構造内部にエアギャップを生成する方法はいくつかある。一般的に、従来型の配線プロセス手法がリソグラフィの後に実行される。このリソグラフィステップは絶縁膜を除去するために実施される。

　IMECで開発された手法は、基本的に構造全体に形成される。配線構造が構築される領域内のメタルライン間に熱分解性の材料（TDM：Thermally Decomposable Material）を成膜する。TDMの上部には多孔質のハードマスクを成膜し、その後、残りのメタライゼーションプロセスを実行する。これはLow-k膜にTDMを使用したある種の古典的なダマシンプロセスとなる。加熱とUVキュアを組み合わせて行い、完全にTDMを分解し、これにより多孔質ハードマスクから蒸発させる。有効なk値を測定すると、構造に残っている多孔質ハードマスクのk値に依存して1.5〜2.0になった。

　「エアギャップの課題は、パッケージングにおける信頼性の問題だ。どちらも配線の機械的インテグリティに大きな影響を与える」とCartuyvels氏は言う。そのため、エアギャップは空孔率を増やすことの代替案として見込みはあるが、構造的な健全性を検証する必要がまだあるだろう。

経済的な問題

図5　比誘電率は着実に下がり続けているが、国際半導体技術ロードマップITRSのペースには及ばない
（出典：米Sematech）

　ULKの技術的進歩と実現可能性は、必ずしも国際半導体技術ロードマップ（ITRS：International Technology Roadmap for Semiconductors）に追随する必要はないが、32nmノードを通してその進歩は続くだろう（図5）。スケジュールに反して致命的問題は、継続的なスケーリングにかかるコストになるだろうと米Sematechの3次元配線担当ディレクターSitaram Arkalgud氏は言う。このため同社はとりわけ先を見越して、将来の選択肢を探し求めるうえで性能と費用対効果に重きを置いている。生産に狙いを定めると、スケーリングを超越して、3次元Si貫通配線が実行可能な選択肢のようだ。3次元パッケージングや実装技術ではなく、ロジックやアナログ、最先端のメモリー（DRAM）やフラッシュなど、それぞれ異なるレベルにある積層チップの接続である。各レベルで各I／Oの入出力信号を送受信するよりも、I／Oは理想的には1つのレベルに収める方が良い。各レベルにI／Oを分散すると良い性能は得られないし、消費電力の低減も図れない。その他の全レベルは内部的に動作し、すべてのレベルが順に重ねられる。他のレベルを切断して、それらを適切な技術ノードで動作させることで経済性は満たされるとArkalgud氏は言う。これらすべてを数年の間にどのように軌道に乗せるかは予測できない。これはまだ表面に現れていない多くのシナリオの1つにすぎない。

参考文献

1. K. Maex et al., “Low Dielectric Constant Materials for Microelectronics,” J. Appl. Phys., 2003, Vol. 93, No. 11, p. 8793.
2. R.J.O.M. Hoofman et al., “Challenges in the Implementation of Low-k Dielectrics in the Back-End of Line,” Microelectron. Eng., 2005, Vol. 80, No. 1, p. 337.
3. J.S. Juneja et al., “Dielectric Barriers, Pore Sealing, and Metallization,” Thin Solid Films, 2006, Vol. 504, No. 1-2, p. 239.
4. J. Liu et al., “Restoration and Pore Sealing of Plasma Damaged Porous Organosilicate Low k Dielectrics With Phenyl Containing Agents,” J. Vac. Sci. Tech. B, 2007, Vol. 25, No. 3, p. 906.