CMOSを延命する新しい方法として、異種半導体開発の取り組みが強化されており、エピタキシャル成長技術を使ってSiより高移動度の材料を成膜する試みがなされている。異種材料は、Siウェーハ上に形成される。例えば、pFETにGeを、nFETにGaAs、InGaAs、InSbなどのIII-V族材料を組み込んだものが試作されている。

　「米SEMATECHでは異種デバイスの取り組みが増加している」とSEMATECHフロントエンドプログラム（FEP）部門マネージャRaj Jammy氏は述べる。米Aixtron社とSEMATECHは昨年12月に開催された国際電子デバイス会議（IEDM：International Electron Devices Meeting）に合わせてワークショップを開催した。Jammy氏は、Siトランジスタによって性能が制限されるようなクリティカルな回路のチップの、おそらく10%ぐらいはヘテロ構造がSiトランジスタに取って代わり採用されるかもしれないという。「これは出発材料としてのSiに取って代わるということではない。異種材料を部分的に使って、性能向上を望むチャネル領域のみ薄膜を形成することができる。異種デバイスを部分的に使えば、III-V族ウェーハに転換する必要はない」（同氏）。

　Siにおける性能向上が難しくなるにつれ、この研究への勢いが増す。デバイス寸法の微細化だけでは性能向上を保証できない。米マサチューセッツ工科大学（MIT）教授兼MSD （Focus Center for Materials, Structures and Devices）ディレクタDimitri Antoniadis氏は、Siの強引な微細化は性能向上ではなく性能低下をもたらすかもしれないと述べた。同氏のシミュレーションでは、第1メタル層で測定されたキャパシタンスは増加しており、キャリア速度の増大では補えないことが示されているという。「基本的に65nmから45nmではいくらか性能向上がみられるが、32nmノードでは全くみられないか、あるいは逆に性能は悪化するかもしれない。つまり、米Intel社やその他の企業の発表に基づいてモデルを更新する必要はあるものの、32nmトランジスタ性能は45nmのそれを下回るかもしれない」（Antoniadis氏）。

　Si微細化の課題は、ソース・ドレイン領域における外部抵抗と、密なコンタクトピッチを持つトランジスタの容量負荷の増加だと同氏は言う。寄生容量はますます重要な要素となっており、ゲート容量に注目するだけでは正確な構図はつかめない、とも付け加えた。

　IEDMのプレゼンテーションにおいて、MIT教授Jes·s del Alamo氏は、2013年にやってくる15nm世代は「Si上の最後の世代になるかもしれない。それ以降はSi基板を利用しながら新しい材料を導入しなければならない」と述べた。Si基板上のIII-V族デバイスはカーボンナノチューブ（CNT）やナノワイヤを組み込んだトランジスタと競合するかもしれない。すぐれた電子伝達特性や信頼性の高さなどIII-V族nFETの利点はよく知られている。しかし、III-V族材料は「一般的にSiより劣る」バンドギャップを持ち、ホールの移動度も「一般的にSiより劣る傾向にある」と同氏は指摘した。

　SEMATECHでは、III-V族材料をベースにしたnFETとGeベースのpFETを組み合わせるメリットを調査し始めている。Geトランジスタはホール輸送にすぐれているが、電子移動度は小さい。米IBM社からSEMATECHに出向しているJammy氏は、SiとGe、そして様々なSi以外の材料の間に存在する格子不整合が一番の課題だと言う。「転位は大きな問題だがうまく制御できることがすでに示されている。我々は低転位e11のものを目指しており、今ではそれを実証できる」。

　エピタキシャル成膜を用いてSi表面にGe薄膜を成膜し、III-V族材料の一つが成膜されるバッファ層を形成することができるかもしれない。nFETにはバッファとしてGeが存在するので、Geをチャネル材料として使用しpFETを作成することが簡単になる可能性がある。

（David Lammers、Semiconductor International）