米SEMATECH Rusty Harris氏によると、将来のCMOSは、今日、半導体業界全体で使われている（100）結晶Siから（110）結晶基板へ移行するかもしれないという。

　米AMD社からSEMATECHに出向しているHarris氏は、米フロリダ大学のScott Thompson教授と共同でpFETの性能を研究した。通常、（110）ウェーハではpFETが高速で、nFETが低速となる。しかし、同研究では、最適化したHigh-k/メタルゲート技術を（110）ウェーハ上で使うと、速度飽和モードではnFETの性能は全く低下せず、pFETは予想された30%の性能向上が示された。

　結論はこうだ。（110） Si基板では、特にコスト増加やプロセスの複雑化をしなくとも、リングオシレータ性能が15%も向上するという。この研究は過去数年間、High-k/メタルゲート技術の開発に基づいて行われており、nFETの移動度の悪化とpFETのしきい値電圧安定性の問題を解決している。

　12月に米ワシントンD.C.で開かれた国際電子デバイス会議（IEDM：International Electron Devices Meeting）で研究発表を終えた後、SEMATECHにおいてSemiconductor International 誌のインタビューに答えたHarris氏は、「散乱を引き起こしていた界面状態を改善すると、速度飽和が起きるようトランジスタがスケールするようになった」と述べた。Thompson氏は、微細なデバイスでは一定レベルの電圧に達すると駆動電流はもはや上昇しないという速度飽和が、単に電子の移動度や直線的な駆動電流というよりはnFET性能を制限する実際の主要因になるだろうと予想していた。

　最初の研究は2006年、S. Krishnan氏によって行われた。同氏は当時、米テキサス大学オースティン校の大学院生で、SEMATECHでインターンとして働いていた。現在は米IBM社の研究者である。同氏はこの研究を2006年のIEDMで発表している。

　2007年、Harris氏は130nmプロセス技術でチャネル長80nmのデバイスを製作する試みを指揮した。結果は「NMOSとPMOSで対称的な性能だった。曲線はほとんど同じだった。つまり、以前NMOSで予想されていたような性能低下をひき起こすことなく（110） PMOSのすべてのメリットが得られた」。SEMATECHフロントエンドプログラム（FEP）部門マネージャRaj Jammy氏は、（100）Siに比べ（110）Siの方が電子移動度を低下させると述べた。しかし、格子配向と無関係に、nFETの性能は移動度ではなく速度飽和に依存する。NMOSトランジスタでは（100）と（110）のどちらであれ速度飽和に大きな違いはないので、PMOSトランジスタの性能向上によって、ほとんど複雑化することなく、高速化されると同氏は述べた。

　また、同氏は、高性能のpFETを用いると、nFETとpFET間に対称性を得られるとしている。そうなれば、現在必要とされているより小型のpFETが実現でき、トランジスタ密度を向上させる。

　GIDL （Gate-Induced Drain Leakage：ドレインから基板に流れるリーク電流）であれ、その他のリークであれ、（110）基板への移行によってリーク電流に影響を及ぼすことはない。これは、消費電力やコストをほとんど現状維持させて性能向上を図ろうとする企業にとっては重要なことだ。

　Harris氏は、pFET性能は約1mA/μmで、米Intel社がIEDMで発表した同社の45nm技術を使ったpFET性能に近く、良好だ、と述べた。「正しい接合を行えば、約1mA/μmの対称性能が得られる。Intelや台湾TSMC社はpFETでそれくらいのレベルにある。そして我々は、歪み技術を使わず、大きなゲート長と極めてシンプルなフローを使って、それにとても近いところにいる」。

　IBMやその他の企業は、同じウェーハ上でpFETには（110） Siを、nFETには（100） Siを使う可能性を研究しており、近年、（110） Siに対する関心が高まっている。ハイブリッド配向技術HOT（Hybrid-Orientation Technology）では、通常、エピタキシャル成膜とSOI （Silicon on Insulator）ウェーハを使用する。同技術の一つの方法では、pFETに（110） SOIデバイスを、nFETに（100）バルクSiデバイスを作成する。しかし、プロセスの複雑さ、歩留まり損失、コスト増加などがほとんどのアプリケーションにとって障害とみられていた。

　Harris氏とSEMATECHはfinFETに（110） Siを使用する研究をした。すると、完全空乏型CMOSを用いてSOIウェーハ上に形成されるこの矩形デバイスの性能が向上することが確認された。

　また、（110） Siの方が格子開口部が広いので、（110）基板への移行はソース・ドレイン（S/D）領域の接合のイオン注入深さに影響を与える。望ましい浅いプロファイルを維持するため、SEMATECHの研究チームは既知のGeラフニング技術を用いてS/D領域にアモルファスSiを作成した。するとドーパントプロファイルが向上した。

　「我々は接合に与える影響を理解するためさらに研究をした」とHarris氏は述べた。「高エネルギーイオン注入をすると、Siのスペースが広いので、イオンはより簡単に注入される。それが、接合深さと重ね合わせの両方で若干の違いをもたらした」。半導体産業は最終的には（110）ウェーハに大きく移行しそうかと問われ、Harris氏は「影響を及ぼしているのは感じている」と答えた。

　SEMATECHは今年は引き続きこの基礎研究を行う予定とJammy氏は述べた。「次のステップは、他のデバイスにそれを組み込むことであり、異なるゲート積層で寸法の微細化が行われる。次世代メモリーと高性能化にも可能性が広がっている」。

（David Lammers、Semiconductor International）