チップはICの発明以来、究極の電気集積回路として確固たる地位を維持してきた。それ以来、集積度は着実に高まり、ムーアの法則に歩調を合わせてきた。ムーアの法則があと数年は有効だろうというのが大方の予測であるが、最終的には物理的な限界が、当初から予測されていたような進歩の度合いにブレーキをかけるだろう、というのが一般的な見方である。この現実をふまえ、電子回路技術と設計コンセプトは新たな開発の段階に入ろうとしており、そこでは配線が必要性と価値の両方から評価されている。数多くの研究者らが「More than Moore」と表現する、この新しい枠組みでは、アッセンブリのZ軸が物理的にも比喩的にも重要性を増しており、今やエレクトロニクス業界では3次元の研究開発が盛んに行われている。

　3次元配線構造の構築には、避けようのない多く理由がある。たとえば、3次元構造の最も明確な特徴の一つは高密度である。信号経路が短いと、信号損失が減る、従って送信電力要求は少なくなり、電力性能が向上する。モバイル機器ならば電池の寿命が延びる。また、製造に使われる材料やエネルギーも減るため、コストと長期的な持続可能性のどちらにも影響を与える。世界的に、エネルギーと材料の重要性に関する一般的な切迫感が高まっていることを考えると、3次元構造は、微力ではあるが、環境保全への取り組みに寄与するものである。

　このウェーハレベル配線への注目は、Si貫通ビア（TSV）技術への関心の高まりに顕著である。TSV技術は、ウェーハ積層およびICパッケージアッセンブリ用チップの双方にとって、必要不可欠な配線ソリューションとして考えられるようになっている。TSVは、最近の3次元技術の革新の最前線にあり、様々な積層チップソリューションを補完する可能性がある。積層パッケージやPoP（Package-on-Package）など、そのほかの積層ソリューションは積層チップと合わせて使用され、特定のフットプリント内で機能性を高めた、組立ICデバイスが製作されている。実際、SoC (System on Chip)にはコストとリードタイムの問題があるので、SoCに対する好ましい代替技術、つまりSiP (System-in-Package)のひとつとして、今ではこれらのソリューションが一般的に使われ、受け入れられている。SoCとは対照的に、SiPは製品開発者にとって大きな柔軟性をもたらすのだ。

　3次元実装が前進すれば、今までは考えられなかったほどの大きい、そして新しいチャンスの扉が開かれるだろう。たとえば、ICやICパッケージの基板への埋め込みは、いわゆるOccam（オッカム）型プロセス向けに提案されており、Cu回路にめっきが施され、部品のリード線に直接、接続される。現在、初期開発段階にある同方法により、高温の鉛フリーはんだを使った電子アッセンブリの必要性がなくなり、Snウィスカなどそのほかのリスクのすべてが除去されるかもしれない。また、より高いレベルのESD保護をICパッケージに統合する可能性も研究中だ。これによりチップからの大幅な負担軽減につながり、I/Oとコアレベルの両方で電力要求を減らすことで、性能の潜在能力が引き出されるだろう。現在、研究開発段階にあるそのほかの3次元技術の１つに、チップパッケージアッセンブリ間の高速信号の直接的な経路配線がある。それは同技術特有の問題でPCBを完全にバイパスする。今では、巧妙な電子配線設計による恩恵が電子システム全体に広がることを夢見るのは、あながち間違っているとは言えない。

　しかし、配線を支える技術も課題に適応しなければならない。3次元の世界では、設計ツールから製造まで、そしてアッセンブリからテスト装置まですべて、新コンセプトに適合する必要があるだろう。部屋の大きさほどのルータまたはメインフレームコンピュータの能動素子が、わずか1cm3で構成されるようになると想定すると、エレクトロニクス産業が電子配線で得られる最大限の効率性の実現を求められることは明らかで、より配慮の利いた、より賢いソリューションの実現に大きな未来が託される。そして、それには3次元配線がカギとなるだろう。