Semiconductor International誌が開催した最新のウェブキャスト「Si貫通ビア：量産準備はできているか？（Through-Silicon Vias: Ready for Prime Time?）」のパネリストらによると、革新的な性質を持つ3次元インテグレーションにもかかわらず、同技術は本当に進化的だという。IEEEフェローで、米ノースカロライナ州リサーチトライアングルパークにあるMicroelectronic Consultants of North CarolinaのコンサルタントであるPhil Garrou氏は、3次元ICの3要素であるSi貫通ビア（TSV）、ウェーハ薄厚化（Wafer Thinning）、およびウェーハボンディングが実装される革新的な方法を明らかにした。「デジタルカメラ向けイメージセンサーでは、チップ積層をせずにTSVが使用される。次の世代では、同センサはDSPで積層されるだろう。ソニーは90nmのPS3用チップでMemory-on-Logicを積層している。独Infineon Technologies社と米IBM社はSOLID技術でFace-to-Faceボンディングを実行している。韓国Samsung Electronics社その他はメモリー積層にTSVを使用しているが、ビアが既存のボンディングパッドを貫通するので、完全な3次元実装の最適化のため、チップの再設計をする必要がある」としている。

　蘭NXP Semiconductors社リサーチフェローのFred Roozeboom氏は、「明らかにTSVは、もはや夢ではない。しかし、真の意味で市場に浸透するには4〜5年かかる」と述べた。同氏は、システムのコスト、性能、形状因子が牽引役となるという。また、米TechSearch International社のプレジデントで創業者でもあるJan Vardaman氏によると、予想される3次元ICの成長率は目覚しく、2008年のウェーハ4万5000枚という今日のレベルから2014年には400万枚ほどになるという。

　3次元インテグレーションは、DRAMまたはフラッシュメモリーの積層、Memory-on-Logic、センサおよびDSP、FPGA、無線LAN向けパワーアンプ、携帯電話および多くの軍事目的チップ向け通信ICなど、さまざまなアプリケーションで進められており、いくつか重要な技術的課題を解決しなければならない。「これらのアプリケーションの多くでは、低コストの熱管理ソリューションが必要とされている」と同氏は述べた。その点、サーマルビアは有効で、多くの企業がチャネル冷却の使用を調査している。しかし、チャネルに対して十分なスペースがなければならない。「私たちの意見の中で見過ごされてきたのがテスト領域だ。誰もがKGD (Known Good Die)は利用可能だと仮定しているが、積層する前にこれらの構造を十分にテストできるよう、テスト方法についてやるべきことがある」と同氏は述べた。

　Garrou氏は、ビアの導入時期、チップのボンディング方法（Face-to-Face、Back-to-Back）、ボンディングタイプによって、3次元ICの可能なプロセスシーケンスを9パターン発表した。現在は、電気的・機械的ボンディングを同時に行う能力があるため、メタル/メタルが最もよく使用されている（Cu-Cu、Cu-Sn-Cu）ボンディングモードのようだ。Vardaman氏は、ユニットの操作とツールはかなり成熟しており、アプリケーションごとの最終タイミングを決定するのはコストと性能のトレードオフになるだろう、と述べた。

　Roozeboom氏は3次元パッケージングと3次元ICインテグレーションに関するNXPのロードマップを発表した。第1・第2世代のソリューションは、量産におけるマルチチップモジュール（MCM）技術だ。第2世代の場合、粗いビアはKOHのウェットエッチングによって定義される。「ここで使われる、はんだバンプは、熱を取り除くためだけにある」と同氏は述べた。第4世代ソリューションまでに、インターポーザーが高アスペクト比(10:1)を持つ10〜20μmのTSVと統合され、そのTSVがDC/アース、RF信号、再配線、熱放散のために使われる。

　同氏は、ツーチップソリューション、SiP、3次元SiP、3次元ICおよびSoCにつながる低〜高機能および低〜高密度の技術が、広く共存していることを指摘した。この業界はまだ成熟産業ではないが、主流のアプリケーションが急増するにつれ、基準や設計ツールが登場するだろう。

（Semiconductor International, Laura Peters）