メモリーへのCu配線の導入

[2008年07月号]

ロジックの配線技術は、デュアルダマシンによる微細化やLow-k層間絶縁膜の導入、Cu配線の信頼性の向上を推進してきた。今、メモリーがAl配線からCu配線へと移行するに際して、配線技術はギャップフィルの拡張性など新しい挑戦が待ち受けている。

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フラッシュとDRAMの配線には別個の要求があり、ロジックプロセスから直接に移転できない
（出典：Applied Materials）

Niranjan Kumar,
Kevin Moraes,
Murali Narasimhan,
Prabu Gopalraja
米Applied Materials 社
www.appliedmaterials.com

　標準的な先端ロジックのBEOL（後工程）の配線材料に対して、CuはAlの置き換えであった。しかし、Cu配線をメモリーに適用するには、ロジックからの単純な技術移転では実現できない。メモリーでは、Cuの恩恵を受ける前に解決しなければならない独特の問題が存在する。

　ロジックのCu配線がAlを越える利点については、これまでもたくさん書かれている。その低抵抗によって、同等のシート抵抗を達成するのにラインの厚みをほぼ3分の1まで低減できる。薄いCu配線はライン間の容量を低減し、これによりRC遅延を低減し、スイッチング速度を上げ、デバイスの実装密度を上げる。RCの低減は、デバイスの速度を上げ、全体の消費電力と動作温度を下げるために、ロジック/メモリー製品の両方にとって重要である。

Cu導入の課題

図1　DRAMとフラッシュの構造の断面図で、ボンドパッド用最終メタル層のAlにCuのインテグレーション（オレンジの線）を示す

　ロジックにおいて、CuはWコンタクト後の全てのBEOLの金属配線に使われているが、DRAMとフラッシュにおいては一部の工程のみに使われている。DRAMでCuは、積層キャパシタの形成後に唯一導入されている。積層キャパシタの前に形成されるビットラインの配線は、熱バジェットの制限によりWのままである。BEOLの全てのメタル層はCuに転換されていない。最終メタル層もボンドパッドのインテグレーションの簡略化のためにAlが残存する。フラッシュメモリーにおいては、Cu配線はビットラインに適用されている。Cu配線を持つ典型的なフラッシュとDRAMの構造を図1に図解する。

　このCuとAl（もしくはW）の複合型構造は、重大なインテグレーション上の問題を提起する。AlのCuへの拡散（支配的なメカニズム）、もしくは六フッ化タングステン（WF₆）の下部Cuへの浸透を防止するために必要な強固なCu-AlもしくはCu-Wのバリアが要求される。フッ素は成膜プロセスからのエントレインメント（蒸気が水滴などを運び去る現象）が発生要因である。DRAMとフラッシュは、価格に敏感な汎用製品のため、ロジックに使われている代替バリアの材料は、信頼性とファブの生産性を犠牲にしないで材料費の低減を考えなければならない。

　ロジックデバイスのWコンタクトプロセスの経験と、Cu-Al構造と比較してインテグレーション上の複雑度が低いことにより、Cu-W構造はDRAMとフラッシュの製造で採用されている。

　DRAMにおいて、M0のビットラインは現在のところWであり、M1（およびM2）はAlからCuへ移行している。このレイヤーは非常に緩いライン幅とアスペクト比（AR）を持つ（表）。さらに、DRAMのエレクトロマイグレーション（EM）については、比較的に低電流密度と低動作温度のため問題にならない。従って、DRAMの信頼性の要求については、フラッシュよりも容易に達成できる。

　フラッシュメモリーでは、≤ 5X/4Xnmの技術ノードでM0（及びM1）ビットラインはCuに変更されている。大きな課題として、微小トレンチ部のギャップフィルを完全にすることである。フラッシュにおいて、Cuバリア/シードと電気めっき（ECP）充填のトレンチCDのスペックは非常に厳しい。3Xnmの通常の寸法は、35nmが期待値で4：1のARを持ち、PVD（物理的気相成長法）のCu成膜技術に技術革新が必要とされる。またフラッシュは、高い電圧レベルで動作し、絶縁破壊電圧（V_bd）とTDDB（酸化膜経時破壊寿命）が厳しい。デバイスの電気的特性を改善するため、バリア膜の最適化と量産性向上のための代替バリア材料が必要とされている。

表　メモリー技術のロードマップと主な課題

バリア膜の最適化

図2　PVD　Ta（N）の技術革新によって厳しい形状内でコンフォーマルな被膜性を維持する

　トレンチのライン幅に関してフラッシュはロジックに比べて高電圧が使用され、V_bdとTDDBで10年間のスペックを満足することは、Cuバリアプロセスにとっては難問である。

　デバイスのTDDBの要求に対しての試験で、絶縁破壊時間（T_bd）と電圧を測定した後、デバイスにそれぞれの電界強度でストレスを加える。0.5 MV/cmで10年間のスペックのもとで、試験データに適合する直線が外挿される。この例で、試験下のデバイス（DUT）は要求（10年以上でT63のライフタイムと予測）を満たしている。

　その他の要求として、微小形状内のコンフォーマルな被膜性に対してバリア膜の特性を評価し、Cuシードに対する伝導性接着膜用と絶縁膜材料のCuのマイグレーションを防止することである。PVDによるTa（N）技術の技術革新で、≤ 50nmトレンチ/ビア形状内に最小のオーバーハングでコンフォーマルなバリアの成膜を実現した（図2）。増強したバリアはギャップフィル特性を拡大し、デバイスの電気的特性を改善する。

　さらなるバリア膜の最適化の鍵は、バルクの絶縁膜特性もしくは絶縁膜と近接膜の間のインターフェース部の破壊によって起こる早発性の不良原因に注目して学習することである。CMP（化学的機械的研磨）の間に、密着性の劣悪なバリアは絶縁膜の側壁から剥離が起こり、メタルライン間に再付着する。再付着した材質は近接ライン間にブリッジを形成し、非常に低電圧で不良を引き起こす。さらに、絶縁膜下にある密着性の劣悪なバリアのため、高いストレスのバリア膜がV_bdの問題を引き起こす。絶縁膜へのバリアの密着性の最適化は、良好なV_bd性能を得るための基本である。

　バリア層材料の変更によって、膜ストレスの低減とバリアの密着性が改善できる。Taバリア成膜プロセスにN₂ガスの導入により、TaNバリア膜を形成する。そして、TaNの密着性データは、Ta（〜6 J/m²）と比べて絶縁膜（〜12 J/m²）に対して高い密着強度を示す。従って、TaNの下地膜はバリアの密着性のリスクを最低化すると考えられている。TaN膜は、単独のTa より優れたV_bd特性を持つが、その他は同等な電気的特性を示す（バリア層の変更はCuの低抵抗の利点を打ち消さない）。

　バリア膜のストレスの低減と、絶縁膜への密着性の改善について、その他の方法としては成膜時のエネルギーを減らすことである。低エネルギーTaNプロセスで、4TPaから3TPaへ圧縮応力を25％低減した。高エネルギーの成膜は絶縁膜表面への損傷を与え、それがより高い膜ストレスを引き起こし、そして界面の密着特性の劣化を招く。

　V_bdに対して、成膜時の異なったエネルギーによる効果を調査するために、異なったスペース/幅（45/85nm, 30/100nm, 65/65nm）を持つ130nmピッチの試験用構造が準備された。低エネルギーのTaNプロセスで作られた構造は、絶縁膜表面の最小の変更と結果的に強固なインターフェースにより、高エネルギーの成膜プロセスと比較して約8％高いV_bdを示した。追加実験では、薄いバリア膜でV_bd（約15％）の増加を示し、メタルライン間のきれいな表面がCMP後の再付着の残渣を低減した。

　低い材料費で性能を改善したTiが、バリアの代替メタルとして考えられている。Taのベースラインプロセスと比較してTiは、約4倍低いコスト（$/ウェーハ）が可能である。大気雰囲気中の酸素と反応して作られるTiOxは、Taより低いモル体積の膨張率をもつことが指摘されている。これは、熱サイクルで引き起こされるバリア層のクラック生成を防ぐ手助けをする。これらのクラックは、下地のCuに到達して雰囲気中の酸素と反応して、高抵抗のCuOを形成する。TiO_xは、TaO_xと比べて高い伝導性のバリア層を形成する。これらの特性により、TiがCuへの優れた密着層であることを示している。Tiはまた絶縁材料からの湿気ガス放出に高い抵抗力があり、これはまた結果としてCuOを形成する。Tiは、Taと比較して、同等のストレスマイグレーション（SM）を持ったサンプルに、EM性能の一貫した改善が見られる（図3）。Tiの優れた信頼性性能により、ロジックの配線技術に適切な代替のバリアメタルとしてTiが使われた。絶縁破壊電圧試験が実施され、TiはTaと同等なV_bdを持ち、メモリーのアプリケーションに適した候補プロセスであることを示している。

　良好な信頼性に加えて、Tiはフラッシュの3X/2Xnmトレンチ寸法への良好なギャップフィルの拡張性性能を実証しなければならない。良好な段差被覆性で、PVDプロセスを使って3Xnmノードのトレンチのギャップフィルを実現した（図3）。

図3　Tiバリアメタルは、EMの顕著な改善とTaと同等のSM性能を示した。データは、MTCG試験構造から得られた

Cuシードの拡張性

図4　新規のCuリアクタによって、イオン種の基本特性を修正し、Cuシードの段差被膜性とその後のフィル特性を大幅に改善した

　形状寸法のシュリンク対して、PVDのCuシード層はオーバーハングを最小化するためにより薄く作らなければならない。これは、被膜部の切断と不完全なECPギャップフィルの不良になる。この問題は、オフアングルのCu成膜により側壁部で被膜性の非対称を引き起こし、ウェーハ端でさらに悪化する。この現象はギャップフィルプロセスのウインドウを狭め、最終工程でボイドを発生させ、CMP後に欠陥となり、歩留りを落とすことになる。

　4X/3Xnmノードで頑丈なバリアとシードプロセスが開発され、良好なギャップフィル性能を実証した。側壁部で被膜度が非対称性になる問題は、成膜時に目標線もしくは軸のずれによって起きる。形状がウェーハ上の何処に位置しているか関係なしに同じ分布の入射角で、Cu^＋イオンは側壁部に到達する。シードプロセスの側壁部の被膜性は、第2プラズマ源の追加によって改善された。RFのコイルがリアクターの周辺部に置かれ、これによりリアクターは、成膜時にCu⁺イオン流を導き、純粋なArエッチングの再スパッタによって側壁被膜度を改善する、2つの独立した制御プラズマ源を持つ。再スパッタ工程が、成膜後に行われ、さらに側壁部とトレンチ底部の被膜度の均一性を上げるために、トレンチ内の堆積したCuを再分布する上でArプラズマが使用される。

　これらのリアクタの変更が、後のCuギャップフィルの改善を導く。4Xnmノードの形状の場合、極端に薄いシード層に対して完全なギャップフィル特性を実現し、そしてウェーハ内のシード層の均一性を改善した。

　2Xnmでは、小さなオーバーハングがターゲットからトレンチ部をほぼ完全にふさぐことにより、良好な段差被膜度を達成することは極めて困難になる。それゆえ主要目的として、最小オーバーハングで形状内の良好な段差被膜度を達成するために、成膜時のCu+イオン流を最適化することである。CuのPVD技術で最近のブレイクスルーは、再スパッタのイオン種の入射エネルギーの技術開発によって2Xnmノードへのギャップフィル能力の拡張性が示された。この方式は、イオン種の基本特性を修正し、基板への入射角を減らすことで、基板の一定領域に対するオーバーハングと被膜性を顕著に改善する（図4）。従って、良好なギャップフィルが広範囲の形状寸法に対して実現できる。

　CuのPVD技術の最近のブレイクスルーによりPVDを2Xnmノードまで延長でき、1Xnmノードとそれ以降はCuバリア/シード金属配線技術としてALD（原子層堆積）/CVD（化学気相堆積）技術が追求されるであろう。ALD/CVDは90/65nmの開発以来探求されているが、PVD技術革新のため導入は遅れている。最近になって、ALDは厳しい配線技術のアプリケーションをもつロジックデバイスの量産に導入された。同様のALDのハードウェアが、より広いトレンチ/ビアの開口部を作りECPギャップフィルにさらに余裕を持たせるための薄いPVDバリア/シード層間の、薄い（約2nm）コンフォーマルなシード拡張層の成膜に活用されている（図5）。

　開発中の 2つのシード材料で、PVDもしくはALDの成膜に使われるルテニウム（Ru）とCVDの成膜に使われるコバルト（Co）がある。良好なギャップフィルとデバイスのパラメトリック/信頼性（SM/EM）がPVDのRuで実証され、ALDのRuとCVDのCoシードはプロセスの拡張性が見られる。この方法を用いてギャップフィルの検証を、5：1のARを持つ50nmビアの試験構造で行った（図5）。拡張層なしで、不十分なシードがボイドを発生する。これらの方式における障害は、コストとECP/CMPとのインテグレーションである。PVD/CVDのRuはさらに高価で、CMPプロセスの最適化が必要である。他方、CVDのCoはCMPの研磨速度はTaと同等で、コスト面から魅力的だが、ECP槽内で溶解する傾向がある。ECPプロセスの変更で、Coの分解は顕著に抑制することができ、拡張性のあるギャップフィルプロセスを実現する。

　拡張層の追加によりプロセスフローの複雑性は著しく増えない。PVDとCVDのリアクタをミックスした、基板を外界の大気中水分にそしてその他の汚染源に曝すことのない集積化したプロセスを実現する、十分に柔軟性を持ったクラスタータイプの成膜装置が市販されている。

図5　50nm寸法で5：1のアスペクト比を持つビアに対して、シード拡張層の導入により、より薄いバリア/シードの積層ギャップフィルを実現する

Cu/WもしくはCu/Al拡散防止バリア

　メモリー用Cuの新たなインテグレーション上の課題は、後続のWもしくはAlの工程をインテグレーションすることである。Cu-AlかCu-W構造の場合、バリアはCuとフッ素に対して阻止性能が要求されることに加えて、良好な段差被膜性、適切なレベルの低抵抗、熱処理に対する耐性を持たなければならない。

　WコンタクトそしてWプラグ内のCuのバリア不良は、フッ素と反応した下地のCuのボイドとして現れる。不良メカニズムは、脆いバリア、不完全なバリアの被膜性（形状底部で限定的に起こるエッチングのアンダーカットはさらに困難となる）、もしくは損傷を負ったバリア等がある。これらの対策として、コンフォーマルで緻密なバリアを必要とする。もしその後のWプロセスで不適切な熱制御があると、バリアの破砕がCuの押し出しによって起きる。

　PVDのTi/TiN、PVDのTaの2重層バリア、もしくはTiとMOCVD（有機金属化学気相成長法）のTiN等を含んだ、いくつかのバリアの組み合わせが評価された。我々の経験では、2重層PVD/CVDバリアが最大の性能を示した。優れた段差被膜性を持った高度PVDのTaもしくはTiは、形状底部に緻密なCuバリアを形成する。CVDのWフィルに対して良好なフッ素バリアとして機能する、MOCVDのTiNプラズマプロセスが次に高い性能を示した。PVDのTi/TiNの試験では、Tiの代わりにTiNの酸化が観察され、Ti/TiN膜厚の最適化が良好なバリア特性のために重要である。

　Cu-Alの場合、バリア不良はバリアを通してCuとAl両方の拡散で起き、高い抵抗のTiCuを形成しボイドを作り出す。

　我々は、PVDのTi/TiN、PVDのTiもしくはTaを持つPVDとCVDの2重層、MOCVDのTiN等を含む、いくつかのバリアの組み合わせを調査した。我々はまたバリア特性を拡張するためにO₂とSiの使用を考えた。一般的に、バリア性能はO₂の使用で改善したが、PVD（そしてCVD）成膜プロセスの注意深い最適化が必要となるビア抵抗の増加というトレードオフがある。TaはTiより優れているが、コストが高い。PVDは大半の要求を満たすことができるが、更なる積極的な構造に対して、PVD/CVDの2重層バリアが最高の性能を示す。広いビア構造に対して、Cu-Alのバリアプロセスは、既存の装置で実行でき、少ない設備投資でメモリーのCuプロセスを実現する。

まとめ

　歴史的に見て、ロジックの配線技術がデュアルダマシン形状のスケーリング、Low-kのインテグレーション、Cu配線の信頼性（EM/SM）性能要求等を推進してきた。メモリーデバイスでAlからCuへの移行に対して、ギャップフィルの拡張性のような要求が大きな問題になっている。短期的にメモリーはLow-kを採用することはないであろうが、高電圧のデバイス動作と積極的なトレンチのスペースと幅のスケーリングが、ライン間のリーク電流とV_bdの要求を満たすために新たなプロセスが必要となる。それに追加して、大半のメモリーメーカーは最上部のメタル層としてAlボンドパッドを継続して使用するために、頑丈なCu-AlもしくはCu-W拡散防止膜、たとえばTiのようなバリアを開発する要求があり、そしてそれは導入に向かって進んでいる。

参照文献

1. M. Lane, N. Krishna, I. Hashim and R.H. Dauskardt, “Adhesion and Reliability of Copper Interconnects With Ta and TaN Barrier Layers,” J. of Mat. Res., 2000, Vol. 15, No. 1.

2. A. Sakata et al., “Reliability Improvement by Adopting Ti-barrier Metal for Porous Low-k ILD Structure,” Proc. of IITC, 2006.

Niranjan Kumarは、米Applied MaterialsのMetal Deposition Products （MDP）部門でグローバルプロダクトマーケティングマネージャを務める。彼はインドIIT Kanpurで電子工学の学位を取得後、米Stanford Universityから電子工学の修了証明書を得ている。

Kevin Moraesは、Applied MaterialsのSilicon Systems Groupでグローバルプロダクトマネージャを務める。彼はインドAnnamalai Universityから化学工学のB.S.を取得後、米Rensselaer Polytechnic Instituteから材料科学とエンジニアリングのPh.D.を取得。

Murali Narasimhanは、Applied MaterialsMDP Cu Interconnect部門でジェネラルマネージャを務める。彼は、米Rutgers Universityから材料科学とエンジニアリングのM.S.と米Santa Clara UniversityからエンジニアリングマネージメントのM.S.の学位を取得。

Prabu Gopalrajaは、Applied MaterialsMDP部門のジェネラルマネージャを務める。彼はインドIndian Institute of Technologyと米University of Iowaからプラズマ物理でPh.D.の学位を取得。