過酷な微細化が継続する変革の時代の中で、先が見えにくくなっている。検査、測定、テストなどの個々の技術の能力に懸念がある場合、悲観論が強くなるようだ。しかしながら、32nmプロセス前後に関しては、研究開発と回避策の模索が同時進行しており、さらに急速な展開を見せている。少なくとも次期2世代に関しては、半導体メーカーの要求を満たすめどがついたようだ。

　OCD（OCD：Optical Critical Dimension、光波散乱計測装置、光学の膜厚計測を応用したCD測定技術）について楽観的な米KLA-Tencor社マーケティングディレクターWayne McMillan氏は、「OCDは、45/32nmプロセスの開発で形状を制御するのに使われ、65nmと45nmの量産でクリティカルレイヤーに適用されている。そして、ロジックメーカーはゲートCDを制御するためにOCDを使用している」（図１）。　　

　CD-SEMでは、ゲートの複数スペーサ幅、浅いトレンチ分離（STI)エッチングの深さのような測定が効果的にできないことを、McMillan氏は強調した。半導体メーカーは、45nmに移行する上で、ゲート周りをエッチングしてゲートに歪みを加えるためにSiGeを適用する歪みSiを使用している。「深さとストレス測定のためのゲート下のアンダーカットを測定することは重要」（McMillan氏）と語った。「CD測定の先には、“形状”の測定が必要となる」。ロジックメーカーは、イオン注入を制御するためにゲート底部の幅も把握しなければならない。そのゲート底部は、トップダウンで観察できない狭いノッチがある。ゲートの上部からスペーサが下りてくる形状も重要であり、これはゲートの上部でどれだけサリサイドが成長するかに影響を与え、ゲート抵抗に多大な影響を与える。

　半導体メーカーは、完全な形状を測定したい。ロジックには高い精度が必要で、ゲート制御がデバイスの速度に影響を与える。メモリーは形状に対してさらに要求が高い。半導体メーカーは、高いスループットを持ちインラインで非破壊測定ができ、さらにはTEMの断面形状の計測と同等の形状測定技術を求めている。「我々は、CDのほかにいくつかの異なった酸化膜厚を含むフローティングゲート構造からなるフラッシュメモリーの測定をしている。DRAMメーカーは、ゲートがSi上に位置していないトレンチ上の埋め込みゲートを測定したい。その埋め込みゲートはゲート長と速度を決定するため、ゲート下のCDと深さを把握しなければならない」（McMillan氏）。45nmのDRAMでは、finFET構造が検討されており、それは3次元トランジスタとなる。CD-SEMでは効率的に測定できないため、光学系の技術を必要とすることになる。

　CD-SEMの役割が変わってきた。最先端パターニング技術では、ホットスポットのような項目を測定しなければならない。先端の光学近接効果補正（OPC：Optical Proximity Correction）が適用され、CD-SEMは、正確に転写されたかを確認するために、デバイス内の特定場所をチェックする必要がある。モデルから抽出したレイアウト不良が起きるかもしれない特定場所をチェックする、すなわちトップダウン検査だ。

　おそらく、32nmプロセスには多くの困難が伴うだろう。フラッシュメモリーでは位相ピッチ分割が採用され始め、今まで適用されてきたパターニング技法に一つの大きな障害が立ちはだかっている。標準的な露光装置が使われるが、薄膜とエッチングではピッチが倍になり、同じ場所の多くのラインが倍の結果となる。膜厚、スペーサー形状、最終ラインのCDを測定しなければならない。スペーサの成膜とエッチング後、製造工程でスペーサの幅と形状を確認のために測定し、積層のエッチング後、最終パターンが得られる。

　ロジックは、High-k/メタルゲートと歪みプロセスに移行している。これは、薄膜プロセスにとって困難を伴うが、それを実行することができる装置はすでに存在している。OCDに対して、薄膜の積層化がさらに複雑（薄いLow-k層間絶縁膜を導入）になっていて、正確性と整合性の要求が厳しくなっている。その他の課題は、ダブルパターニング（DP：Double Patterning)で、これはオーバーレイとCD測定の両方で苦労が伴う。CDとオーバーレイを測定する装置が現在開発中だ。しかしながら、オーバーレイの精度要求は膨大。32nmハーフピッチのデザインルールでバジェットは半分だ。DPリソを使うことで、2つの相互リソレイヤーを同時にプロセスするため、CDまたはオーバーレイの誤差はほぼ同じようになる。

　モデル化した解決策もDRAMのfinFETに対して開発中であるが、ロジックのfinFETはさらに困難を増すであろう。フィンは、10nm以下の範囲で、極小、高密度に充填された3次元構造、通常SOI(Silicon on Insulatore）ウェーハ上、ゲート絶縁膜のような膜らを使うことが予測されていて、これらすべてのHigh-kの測定は困難だ。「我々は、一般的にこれらの膜の感度を上げるためにKLAの分光エリプソ『150SE』を使って、同様に成分を測定する必要もある」とMcMillan氏は語った。「フィンの相対量と上部ゲートの形状は重要で、CD単独の測定では相対量をあらわさないこと。これは再び形状を測定する問題である。どれぐらい高くそして広いフィンか、またそれを覆う膜特性と形状を知らなければならない」。

　もっとデバイスに近い構造で測定する傾向がある。スクライブは、異なった深さでエッチングされ、実ダイのようなパターンを持たない。一部のメーカーは、全体にパターンのあるスクライブ部での測定を望んでおり、これは、構造上の膜と構造を測定できるOCD技術を必要とする。メモリーメーカーは一般的にダイのアレイ部の測定を望む。通常これは3次元構造であり、CDだけではなく全形状を測定することが求められている。これらのタイプの測定は、モデルの柔軟性と装置の感度特性の両方に課題を持つ。

　米FEI社でデータストレージ/MEMSマーケティングディレクターのRudy Kellner氏は、S/TEMまたはTEMの中に従来のCD-SEMを取り込むような要望を聞いていると言った。「分解能の大幅な改善が期待できる新規SEM技術で周りを見て、それぞれが解析能力または実計測技術を持つ、自動S/TEMとTEMの能力向上技術に我々も投資している」と彼は語った。

　量産でのS/TEM計測技術に対して、試料作製について他の測面から検討する。CD-SEMまたは従来の解析SEMの試料作製は、比較的に単純だ。しかしながら、S/TEMまたはTEMは複雑な測定技法で、試料作製が重要であり、そのコストはうなぎのぼり（図2）。問題はどのように迅速に試料を作成して効率的に測定するかである。技術的な問題ではないが、現在のコストに加えて1桁または2桁のコストが加わる。同様に、新規の集束イオンビーム（FIB：Focused Ion Beam）ベースの技法は、全COOを従来のSEM解析と好意的に比較して同等ぐらいに、S/TEM試料作製のコストを大幅に低減することができる。

　米Applied Materials社SEM計測技術のプロダクトマネージャRam Peltinov氏によると、CD-SEMはまだファブに大きく貢献していて、2次元構造に信頼できる測定技術をすでに実現しているため、32nm以降も技術選択として推奨できるという。量産環境下で長期にわたって安定していることもすでに立証されている。Peltinov氏によると、32nmは光学系の代替に対してCD-SEMに支持が傾いている模様だ。「DRAM構造の設計密度は8F²から6F²と4.5F²に移行していて、これらの傾向にあって、2次元の密集した形状が変わってきている。すなわち、多くの材料の増加、ピッチ分割方式の総量、例えばスペーサによるライン、リソとエッチングが2回繰り返されるダブルパターニングにより形状が変わってきている」と彼は語った。

　多くの新しい材料を組み合わせた重要で繰り返しのあるパターンからなる2次元形状で、光学系レシピ作成の複雑さは著しく増加した。対照的に、CD-SEMは CADを基にしたウェーハを使わない自動レシピ作成を通してレシピ作成作業を緩和でき、高品質のレシピの作成を単純化することができるため、光学系レシピとは反対側に位置する。

　AMATプロセスグループによって開発されたピッチ分割方式は、2つの異なったステップからもたらされる密なライン＆スペースを作り出す。「ギャップスペースから特徴的なコアスペースは厳密で、すべてのスペースとラインは同等と仮定して、光学的技法で行っているような、全アレイを単に平均化することはできない」とPeltinov氏は語った。CDで重要になる、コアスペース、ギャップスペース、スペーサ幅のCD、スペーサのLER（Line-Edge Roughness）、LWR（Linewidth Roughness）の特性の詳細な情報を、CD-SEMは提供することができる。

　リソとエッチングが2回繰り返されるダブルパターニング（LELE DP)に対して、オーバーレイ測定は最大の問題で、DPの2つの層の可視化が良好な分解能と精度を実現できるCD-SEMが最適だ。

　イスラエルNova Measuring Instruments社コーポレートマーケティングマネージャNoam Shintel氏は、側壁角度と複数のスペーサ幅のような、必要で重大な形状パラメータを、光学的計測技術が提供できると考えている。「光学的計測技術は、CD測定に対する技術選択である」と語った。「しかしながら、すべての形状化の利点と共に、高いスループットと低いCOOが、光学的CD測定のアプリケーションの開発に複雑性をもたらす。そしてそこには、正確な構造のモデル化が必要であり、下地層の光学特性を決定する必要がある」。

　光学的計測技術は、自動化に必要な開発サイクルタイムを低減する問題に見舞われている。半導体メーカーのビジネスモデルにとって、平均単価（ASP)の急激な下落と、製品化に要する時間の増加は重大な問題となる。高い自動化水準を達成している唯一の装置が、32nmとそれ以降のCD測定に付加された複雑性に対して立ち向かえることになる。

　2番目の課題は、もしかすると22nmノードまではっきりした代替（EUVリソグラフィのような）技術はなく、リソをDPで推し進めているような技術的な障壁に起因する。「ダブルパターニングのオーバーレイ誤差は逆にCDの誤差をもたらす」とShintel氏は語った。「いくつかのダブルパターニング案が提案された。どれが最適であるか、業界はまだ決めていない」。DPは大きな問題で、計測技術は先例のない精度を必要とするだけでなく、露光装置のスループットと同程度のスループットを提供しなければならないことになる。そして多量のサンプリングがDPを制御するために必要だ。今日、異なった装置、異なったサイト、異なった技術を使って測定しているが、DPはCDとオーバーレイを同じサイトで測定したのに、CDとオーバーレイの間の相関関係に影響を与え、DPの測定はさらに難しくなる。

　AMATエッチング担当CTOのUday Mitra氏は、CD測定は自己整合型DP（SADP)またはNAND型およびNOR型フラッシュメモリーの40nm以下のハーフピッチに使われているスペーサパターニングにとって重要と説明した。現在の計測装置とITRSでこれらは取り上げられている。高度な均一性とスペーサ膜の再現性により、スペーサの計測技術は今で十分だ。LERとLWRは、微細化した寸法により重大な問題となる。LERとLWRで計測技術上の問題が多く現れてはいないが、プロセスにとっては難問となる。すなわち先端パターニング膜でのSADPのアプローチはより良好なLERとLWR性能を可能にすることができる。

　LELE技法を使ったDPに対して、オーバーレイの計測技術は改善する必要がある。また、LELEはLERの問題がSADPと比較して2倍になり、LERとLWRに対して計測とのマッチングを混同する。2つのCD-SEMで、もし正確に同じ場所で測定してなければ、真のマッチングよりはむしろ試料内のLWRとLERの変動のため、異なったCDの結果が出るかもしれない。

　コンタクトのアスペクト比の増加に伴って、DRAMのキャパシタ構造に他の問題が現れる。今日、高アスペクト比のコンタクトを測定するのに都合の良い非破壊の測定方法はない。アスペクト比は、将来技術で40：1と同じくらいの高さに向かっている。ここに、インラインの計測技術が欠けていて、さらなる開発が必要な工程である。

　米Rudolph Technologies社で不透明/透明薄膜測定製品のシニアプロダクトマネージャであるPaul Ter Beek氏は、測定要求をかなえるための解決の鍵は、高いサンプルレートとトランジスタの仕事関数のような基本となる非破壊測定を実現する計測技法を導入することであると考えている。「過去数十年で我々が成し遂げたことは、仕事関数の制御を支える抽出したパラメータを測定すること」と述べた。プロセス制御装置に対する大半の共通パラメータは、厚み、組成、CD、ストレスである。先端デバイスは、形状や組成勾配のような空間パラメータもまた必要としている。比較的に単純なOCDの場合でさえ、現在正確に測定できない側壁角度のような問題がある。これは、信号対ノイズ比の問題で、側壁角度の変動から受け取った限定的な応答に関連し、信号対ノイズ性能が極めて重要になる。

　計測技術は22nmと18nmノードで多くの問題に直面する。たとえば、寸法の収縮と量子効果がCu抵抗を増加させ、18nmでは使い物にならないかもしれない可能性が増し、再び異なった材料が必要になるかもしれない。ポリとSiO₂を除いた130nmノードのデバイスを見ると、全ての材料は変わってしまった。メタルゲート、Cu、そしてその他の材料が使われ、中間絶縁層（ILD)も変わっている。現在の先端デバイスと数世代古いデバイスの間で、共通の材料をほとんど使っていない。

　新規材料のこの大きな雪崩現象とデバイス設計の複雑度の増加は、より良い再現性とマッチングが必要になるだけでなく、不運にも多くのノイズ源もまた増えるであろう。唯一の回答は、より良い装置の設計とデータを増やすことである。データの増加は測定規模の増加によって達成することができる。波長帯はすでに広げられ、時間分解された測定が必要になり、測定体へより高い入射角度が必要になる。波長帯は120nmまで押し進んでいるが、光学的計測技術は当然終わらないであろう。

　範囲を広げることで、感度のある場所からデータを取得する。そのようにして、より広いまたはより広域の波長帯からデータを持ってくる範囲を広げることが、いつも有益とは言えない。特定の波長帯で感度が現れる材料を扱うとき、測定の極性と測定の時間分割された応答を広げることより、高品質のデータが収集できる。これで、非破壊光学的計測技術の速度とコストの利点を開拓する。

　Cu成膜、貫通ビア（TSV)、3次元配線などの配線工程の測定技術では多くの開発が必要とされている。米Semitool社でECD技術のディレクターであるTom Ritzdorf氏によると、「これらのいくつかは同じような構造となっている。断面形状はダマシン、ビア等、同等のように見える。しかしながら、形状寸法は一桁大きく、異なったプロセスのメカニズムを持つ」と語った。

　Ritzdorf氏によると、経験しているCu成膜の多くが、配線層に対するCuラインのめっきである。「これらは通常ダマシン構造ではないが、添加剤めっきで、Cuの厚みが5〜10μm‚範囲である」と語り、ボンディング用途ではSnまたはSn/Agのキャップを持つCuピラーのアプリケーションが重要と補足した。TSVの問題は、プロセスウインドウを決定すること、プロセスを制御すること、成膜速度を上げること、そしてスループットを改善することが課題だ。めっきプロセス周辺のプロセスで多くの作業が進行中である（エッチング、バリアシード、CMP、ボンディング、ウェーハの薄化）。

　「何年もの間、ダマシンプロセスに関して、シード層の増強とバリア上に直接Cuを成膜するようなことを話してきた。これらいくつかの新規プロセスがTSVアプリケーションでもっと容易に適用できるかもしれない。我々はシード層を増強するプロセスを持ち、量産に組み入れた。このバリア上に直接Cuを成膜するプロセスは勢いを増していて、結果は良好である」（Ritzdorf氏）。

　Ritzdorf氏は、TSV対サブミクロン配線に対してどのようにメカニズムが違っているかの基本的な理解が必要であると考えている。これは、さらにプロセスの効果的な最適化を可能にし、プロセスウインドウ幅を広げ、3次元プロセスの導入を活発化する。しかし、半導体プロセスのほかの多くのものについても同じだが、計測技術はこの達成のために極めて重要な役割を担う。