Reza Arghavani
Gary Miner
Melody Agustin
米Applied Materials社
www.appliedmaterials.com

　微細トランジスタでは、短チャネル効果を制御する上でゲート絶縁膜の容量を増加させる必要がある。ゲート酸化膜の厚みを低減することでこれを達成してきたが、これは逆にゲートのリークを増加させる。それゆえIDM（垂直統合型の半導体メーカー）はゲート絶縁膜としてナイトライド酸化膜（SiON）を導入した。

　この変更は主に3つの利点をもたらす。1つ目はPMOSデバイスにおいてポリSiからゲート絶縁膜へのB（ボロン）浸透を顕著に低減でき、しきい電圧（V_t）の変動をおさえることができる点。2つ目はNMOSデバイスのホットエレクトロン特性が改善される点。さらに誘電率を上げることで電気的に必要な膜厚を下げる利点がある。

　当初は、ナイトライド絶縁膜はN₂O、NH₃もしくはNO雰囲気中でアニールするプロセスで作成されていた。プラズマオキサイドはその後導入され、絶縁膜厚が3nm以下でより高濃度の窒素（N）を取り込むことが必要となる。しかしながら、この超薄ゲート絶縁膜はトンネルリークの問題を抱えており、更なる酸化膜の薄厚化を推進するのは困難であった。この障壁は、ゲート酸化膜のトンネルリークを抑えるために積極的に電圧をスケーリングしているにも関わらず続いている。^1）2）

　90nmノードではゲートのオキシナイトライドの膜厚は最終的に1.2nmまでスケーリングされた。65nmロジックプロセスではゲートCDの軽微なスケーリングを行った、このゲート絶縁膜が継続して使われている。プロセスフローのなかでは歪みレイヤーの導入が積極的に行われている。

　解決策としてオキシナイトライドをより高い誘電率をもった材料（High-k）に置き換えることであり、これはより厚い絶縁膜を許容し、電気的な膜厚へのペナルティを除き、リークを低減できる。酸化膜換算膜厚（EOT：Equivalent Oxide Thickness）は誘電率と反比例する。

　Thigh-kはHigh-k絶縁膜の物理的な膜厚であり、ε_high-kは誘電率である。与えられた絶縁膜厚に対して高い誘電率が低いEOTを導く。オキシナイトライドからHigh-k材料への置き換えは電気的膜厚のペナルティなしで高い酸化膜容量を与えゲートのリークを改善する。与えられたゲート絶縁膜厚はメタルゲートとHf（ハフニウム）ベースのHigh-k誘電体によりけた違いにゲートのリークを低減し、トランジスタのポリシリコンのCD値のスケーリングを可能にする。

　初期のHigh-k絶縁膜の開発では、絶縁膜とポリゲート電極間の材料の不適合が発見された。^3）-5） 問題点はHigh-kとポリシリコン界面での欠陥率が高く、デバイスの電気的移動度が低いことだった。その後、ポリとHigh-kデバイスの物理的な問題に起因するチャージ散乱の原因が明らかになった。^6）　 当時の解決策はポリシリコンをメタル電極に置き換えることであった。High-kゲート絶縁膜とTiN電極（ミッドギャップのメタル仕事関数）がプロセスに用いられ成功裏に移動度低下の問題を回避した。^6）7）

　NMOSとPMOSデバイスを持つCMOSプロセスの要求に対して、High-k/メタルゲートは3種類の新材料の導入が必要とされる。1つはHigh-kゲート絶縁膜で、メタルゲート（ポリゲートの代替）はNMOSに対して4.2eV、PMOSに対して5.2eVの仕事関数をもつ。これは伝統的な材料に対する要求である2つの仕事関数を持つメタル（V_tを達成する上で必要となる）と1つの誘電体から構成される。

　High-k/メタルゲートの他の選択肢として、2つの異なった誘電体の堆積によって2つの異なったメタルを除外することができる。さらに正電荷をもつHfベースの絶縁膜で、たとえばNMOSデバイスの場合ランタン（La）酸化膜を使用する。絶縁膜のビルトイン双極子場はメタル仕事関数のV_tを別々に調整する。PMOSデバイスに対して、Hfベースの絶縁膜はもっと負電荷をもった誘電体、たとえばAl（アルミニウム）ベースの絶縁膜と組み合わせる。これらのアプローチはたとえ大量生産の量産装置においても、異なった材料をインテグレーションする上で必要とされる。

　Hfベースの絶縁膜はSiO₂の置き換えとしての一つの選択肢である。^4）-8）　

　Hfベースの絶縁膜として、たとえばマイクロプロセッサに使われている高性能IC用のハフニウム酸化膜（HfO₂、k値が約15）があげられる。また低電力用チップに使われている、ハフニウムケイ酸/ハフニウム・シリコンオキシナイトライド（HfSiO/HfSiON, k値約15）があげられる。HfO₂は高いk値をもたらすが、薄くて適切なキャップ膜がないと低温 (〜500℃)で結晶化し、このためにインテグレーションは困難を伴う。HfSiOの形成のためのSiの追加は、k値を下げる代わりに熱安定性を改善する。HfSiONを窒化して形成すると熱安定性が上がり、ソース/ドレインのアニール温度を〜1050℃まで上げることができ、ゲートのリークが下がり、k値を若干上げることができる。

　High-k材料の導入時の課題としてトランジスタの高い駆動電流を維持することであった。初期時、Hfベースの膜でHigh-k材料固有にあるフォノンモードによって引き起こされる散乱からくる激しいキャリア移動度の劣化が、すべてのHigh-k積層構造で観察された。^{3）-5 ）} この現象を抑えるために薄いオキシナイトライドの界面層が、SiとHigh-k材料の間に挿入された。これは最適化されたオキシナイトライド界面の使用を延命し、過去数世代の技術ノードと比較して、先端トランジスタに要求されるすぐれたキャリア移動度、界面の安定性そしてデバイスの信頼性を可能にした。高い移動度をもつオキシナイトライドの先端ゲート積層構造技術が、High-kインテグレーションを成功裡に導いた。

　期待される電気的膜厚の増加に対して、High-k材料により低いk値を持つオキシナイトライドを追加することにより、デバイス性能の駆動移動度の増加は相殺される。図1に低周波から高周波で測定した容量と電圧（CV）カーブを示す。プロットしたCVは界面トラップを示唆するハンプ（こぶ）が見られない。この結果はオキシナイトライド層が、High-kとSiのチャネル間に高品質の界面を形成していることを示す。プロセス中にオキシナイトライドとHfの混合が起こり、積層構造（例えば電気的な膜厚は低減される）の全体のk値は増加する。^9）10） 高い移動度を持つデバイスは電気的な膜厚をスケーリングしたオキシナイトライドとHigh-kの積層構造から得ることができる。

　ポリシリコンゲート材料からメタルへの置き換えはHigh-kゲート絶縁膜とポリ電極間の適合性の問題をなくす。HfベースのHigh-k絶縁膜は、TiNメタルゲートで高い移動度をもつトランジスタを可能にした。多大な労力と研究が適切な仕事関数を持つメタル電極を見つけ出すのに費やされた。^6）7）4.2eVと5.2eVを持つメタルの仕事関数がNMOSとPMOSデバイスのV_t制御には必要とされた。

　このようなメタル材料は、CMOSインテグレーションでの高温で不純物を活性化するのに要求される熱工程に耐えなければならない。高い仕事関数を持つほとんどのメタルは、高温プロセスの後のバルクでの性質は安定している。しかしこれらのメタルは高温プロセス後High-k絶縁膜の界面の性質を変えてしまう。

　この熱に対する不安定性がV_tの変動とデバイスの信頼性の低下を招く。さらに、High-kと正の仕事関数を持つメタルゲートでプロセスされたPMOSデバイスでは、高温プロセス後に0.5eV以上のV_tの移動が起こる。これはメタル堆積プロセスとそれに続く高温プロセスによってHfO₂の酸素の欠如が原因だ。^6）同時にミッドギャップや低い仕事関数を持つメタルは、バルクの性質が変わるため高温プロセスに関してより安定性が低い。

　通常のCMOSプロセスではメタルゲート電極は適合性がないため低温でのCMOSフローが要求される。このプロセスはゲートラストもしくはダマシンプロセスとなる。^{6）11）-14）}このフロー内ではメタルゲート材料は熱プロセスと不純物活性化の後ポリトレンチの内部に堆積される。トレンチはサリサイドと歪み誘起層プロセス後に作成される。ゲートファーストのフローでは、例えば絶縁膜内部の双極子場の作成が金属の仕事関数から独立したV_tを調整する方法として使用される。^15）16）

　メタル堆積に要求される装置は、物理的薄膜形成法（PVD：Physical Vapor Deposition）と原子層蒸着（ALD：Atomic Layer Deposition）が組み合わされている。

　インテグレーションの手法にもよるが、超高度のステップカバレージをもつALDが狭部CDのポリトレンチの最初の堆積に用いられ、PVDによる工程が続く。V_t調整のために修正が必要とされる所は、V_t調整用絶縁膜としてPVDスパッタリング装置が使用され、独立した仕事関数を持つ単一メタル堆積が必要とされる。

　デバイスのV_t調整（例えばメタライゼーションとダイポールを誘起する誘電体）に必要なALD、PVDメタルそして誘電体堆積技術には、顕著な進歩が見られる。High-k/メタルゲートに使われる装置は量産に対して準備が整っているといえよう。

　フラッシュメモリー技術は、ビット密度を増加するために、急進的なリソグラフィによるスケーリングによって推進されている。さらなるスケーリングに対してフローティングゲート（FG）ベースのフラッシュメモリーのセルにおいては、デバイスと材料に対する限界が見えている。NAND型フラッシュメモリーのフローティングゲート（FG）セルは、下部絶縁酸化膜からポリシリコンのフローティングにFN-トンネル電流（Fowler-Nordheim Tunneling）によって書き込みを行っている。近接する酸化膜の伝導体バリアーによって電子はFG内でトラップ（捕獲）される。これによってセルのV_tは変動する。セルはまた下部酸化膜へのFNトンネリングによって消去される。スケーリングにおいてFGセルは近接効果を考慮しなければならない。トラップされた電子はFG内で動き、そして近接したセルは他のセルからV_tを変化させられる可能性を持つ。

　それに追加して、ワードラインの方向にFGを取り巻く層間ポリ絶縁膜をかいしたコントロールゲート（CG）とFGの間でカップリングの影響をうける。積極的にアレイを縮小する上で、ラップアラウンド（循環）の技術は不可能である。それゆえCG-FGのカップリングが将来のFGメモリーのスケーリングの課題となるであろう。

　そのため、3次元のSONOSアレイ^17）、RRAM（アモルファスカルコゲナイドを含む）、強誘電体メモリー（FeRAM）、マグネティックRAM（MRAM）、ナノ結晶半導体、High-k/メタルゲートのチャージトラップフラッシュのような、新種の材料とデバイス構造が調査されている。^18）先端メモリーを製造している各IDMは、たとえばTANOS（TaN-Al₂O₃-SiN-Oxide-Silicon）セル構造を持つ、チャージトラップ型フラッシュにHigh-k/メタルゲートの適用を検討している。FNトンネリングがチャージトラップナイトライドのセルの書き込みに使われているが、電子がナイトライド記憶層のエネルギーギャップの分離したトラップに蓄えられる。蓄積した電荷は動きにくく局部集中している。近接したセルからの相互作用が抑えられ、40nmノード以降のスケーリングに有望視されている。

　チャージトラップデバイスの上部ブロック絶縁膜に対してHigh-k材料の追加で、トンネル酸化膜への電界を最大化することができる。この電界の増加は書き込みと消去のスピードを速め、動作電圧を低下させ、より厚いトンネル酸化膜の使用により、デバイスの速度に対して妥協することなしに電荷保持特性を改善する。上部のHigh-k絶縁膜はまた広いバンドギャップ（例えばAl₂O₃）を持ち、書き込み時ゲートに流れ出す電子を阻止し、ﾘテンションモード（電荷保持モード）で電荷のリークを抑制する。消去動作下でホールは基板からナイトライド層にトンネルし、セルのVtを低下さす。同時に電子はゲートからチャージトラップ層にトンネルによって戻される。電流がホールの消去電流と等しくなったとき負のVt変化が終わる。これは電子の障壁高さの増加のため、High-k絶縁膜を持つメタルゲートの仕事関数の影響により緩和され、戻りのトンネリング電流を低減する。^18）

　フラッシュメモリーのプロセスフローへのHigh-kメタルゲート導入の課題は、高温プロセスでの材料の安定性と変動に対する懸念事項であり、これはロジックのゲートファーストプロセスと同等の懸念だ。高い仕事関数を持つ単一メタルとHigh-k絶縁膜がすべてのセルに使われている。

　45nmノードのロジックではHigh-k/メタルゲートが導入されるであろう。フラッシュメモリーは、High-kとメタルゲートの導入による高い仕事関数とチャージトラップメモリーの利点を取り入れることができる。2つのメタルと1つの絶縁膜に対して2つの絶縁膜と1つのメタルの選択はロジック製品の製造の観点で決められることになるであろう。どちらの選択も独自のインテグレーション案と製造装置が必要とされる。製造装置メーカーとデバイスメーカー両者とも量産化に向けて、どちらの選択に対しても準備が整った状況だ。

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