TSVが求める
TSV専用のプロセス装置

[2008年10月号]

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　CMOSイメージセンサと積層メモリーの主要なアプリケーションが3次元技術を牽引し続けている中、生産に値するスループットを達成する、という装置側の必要性は、まだ満たされていない。Si貫通ビア（TSV：Through Si Via）を作成し、配線を充填するための技術は、それがエッチング、めっき、あるいはCMP（Chemical Mechanical Planarization）のどれであっても、3次元技術を費用対効果に優れたものにするため、今よりもはるかに高速で機能する必要があると米Micron Technology社エンジニアリングスーパーバイザーKyle Kirby氏は述べた。同氏は、米Semitool社主催のPeaks Symposium on Electrochemical Processes for Microelectronicsで語った。また、同氏は「TSV用のCMPスラリーが必要」と指摘する。「ビアのエッチングは時間のかかるプロセスであり、めっきもまた可能な限りプロセス時間の短縮が必要である」。

　もちろん、DRAMは極めてコストに敏感な市場なので、MicronはPoly-SiまたはCuフィルだけでなく、ビアファーストやビアラストの方法、レーザードリル、反応性イオンエッチング（RIE：Reactive Ion Etching）など、いくつかの異なった3次元技術を調査している。「いわゆるビアファーストの第1アプローチでは、どのデバイスが構築されるよりも前にPoly-Siビアが基板に形成される」と同氏は述べた。「TSVを備えた基板を購入できるようになったら、非常におもしろい」。

　TSV配線を適用したチップ積層構造は、確実に近い将来、DRAMに組み込まれるだろう。なぜなら、均一に積層したメモリーパッケージの性能が限られているからだ。同氏は、今ではCuよりWの方が高アスペクト比のビアを充填できるが、Cuの方が一般的だと語った。

　また、米TechSearch International社の社長、Jan Vardaman氏も、TSV技術とアプリケーションについてプレゼンテーションを行った。「おそらく最も論議を呼ぶのはNAND型フラッシュであろう。なぜなら、メモリーメーカーが、現行ノードでの3次元インテグレーションの方が次ノードのそれより、コストがかからないと予想しているからだ。しかし、米Intel社と米Spansion社はTSVが高額過ぎるのでフラッシュには使わないと言っていることを指摘しながら、同氏は、現在、誰もがその意見と同じわけではないことに注意すべき」と付け足した。一方、NEC、沖電気、およびエルピーダメモリは、2010年までにTSVを量産メモリーに使用する計画だ。また、韓国Samsung社もTSV技術に積極的であり、2GBのDRAMを組み合わせて、消費電力の少ない、より小さくて、より速い4GBのDIMMを作成中と発表した。また、同氏は、米Tezzaron社とシンガポールChartered Semiconductor社が、144MBのSRAM代替製品を作るために、二重に積層された高速SRAM製品の生産増強を発表したと指摘した。

限定領域の大容量メモリー

　Vardaman氏によると、特定のチップサイズが大容量化しているとき、従来の微細化によるコスト削減は効果が薄いという。コスト削減に必要なのはNAND型フラッシュウェーハを縦型積層することだ。同氏はNAND型チップを配線したPoly-Si TSVの断面図を示した。

　また、同氏はFPGA（Field-Programmable Gate Array）もTSVを必要としていると述べた。FPGAは通常、非常に大きいダイとなるため、イントラチップの長距離配線によって遅延が生じる。ワイヤが過度に長いと、チップ動作周波数を増加させることは難しくなる。また、リピータが使用されるケースもよくあり、チップのフットプリントをさらに増加させる。しかし、3次元TSV技術を使用すると、回路はより小さい単位に分けられ、全体的にチップエリアを減らすよう積層され、リピータの使用数を減らして、短配線化を実現し、遅延を全体的に緩和する。

　高速マイクロプロセッサの場合、最初に新しい構造を開発しなければならないので、TSVの使用は後になると予想される。同氏によると、適用は2014年頃になる可能性があるという。Intelの本意ではないが、メモリー帯域幅を増やさなければならないので、結局はTSVをマイクロプロセッサに採用する必要があるようだ。「必要な10～30GB/秒のメモリー帯域幅を提供するため、バスを増強しなければならない。そして、マルチコアシステムは100GB/秒のメモリー帯域幅を必要とするだろう」と同氏は述べた。

　特にTSV技術のためには製造装置の改善が必要な上、設計にも課題がある。それをKirby氏は簡単に説明した。これらはリアルエステート、配線、およびプロキシミティと関係がある。「ビアと他の機能が近くに配置されないよう、そして、一般的なパターンを持つことが望ましい」と同氏は述べ、できる限りコストを削減するため、すべてのダイが同じマスクでパターニングされるべき、と付け足した。プロセスとパッケージングでは、軸方向とエッジ部分のどちらの熱機械応力も考慮しなければならない。

　両スピーカーともに、異なるデバイス技術には異なるTSVが登場すると述べた。つまり、1つの方法ですべてのアプリケーションを満足させるようなものは出てこないと指摘した。

（Semiconductor International, Laura Peters）