米IBM社は、これまで、高性能トランジスタの性能レースで、米Intel社に対する競争心を抑えてきた。しかし、今年、IBMのエンジニアらは米国ハワイ州で開催されたVLSIシンポジウム2008（2008 Symposium on VLSI Technology）から戻り、32nmプロセス世代でゲートファーストHigh-k/メタルゲートを採用すれば、IBMとそのパートナー企業が台湾TSMC社に勝てる、と主張した。

　IBMのバイスプレジデントGary Patton氏は、低電力モバイル市場を高度成長のチャンスと捉えている。同氏は、同社とフィッシュキルでプロセスを共同開発するパートナー企業が提供予定のHigh-k/メタルゲートプロセスと、TSMCが発表した、SiON絶縁膜とPoly-Siゲートを持つ32nmトランジスタの導入計画とを比較し、その違いを強調した。

　TSMCは、2008年12月に開かれた2008年のIEDM（International Electron Devices Meeting）で、32nmの低電力トランジスタを発表し、再び4月に米国の数都市で開かれた同社の技術シンポジウムで、32nmプロセスの発表計画を議論した。IEDMでのプレゼンによれば、同社は、低電力と汎用アプリケーションのために、従来のゲートスタックに固執してコスト削減をする計画だが、埋め込みSiGe歪み技術は積極的に採用するだろう。同社は米Sun Microsystems社のマイクロプロセッサ用に開発している高性能32nmプロセスに、High-kゲート絶縁膜を導入する計画だ。

　Patton氏は「32nmではHigh-k/メタルゲートよりPoly酸化窒化膜の方がかなり高価になるだろう」と主張し、TSMCのやり方は反対だと述べた。32nmでPoly酸化窒化膜を使用する企業は酸化膜プロセスを3回行うことになるだろう、と同氏は述べ、「きちんとした性能に近づくためには、薄い酸化膜が必要であり、そうなるとリークが増える」と付け足した。同氏は、埋め込みSiGe歪み技術がコストを上げると主張した。

　IBMのHigh-k/メタルゲート技術のプロジェクトマネージャMukesh Khare氏は、「我々は重要な要素技術となるHigh-k膜を導入中だ。酸化膜Poly法に固執する企業は、ストレスライナーその他あらゆるものを投入しなければならない。同じ性能目標に達するのに、小さな技術を多く使うより大きい技術を1つ使う方が、コスト効果が高い。我々の方法では、低電力を達成するために、PMOSにSiGe歪み技術を加える必要はない。TSMCはあらゆる歪み技術を投入してくるだろうが、低コストのプロセスを必要とする低コストのモバイル製品を実現しようという試みと矛盾する」。

　IBMのエンジニアは、High-kが32nmプロセス世代でそのような利点をもたらすので、多くの顧客が45/40nm世代を飛び越して直接32nmに移行するだろうと述べた。「High-kを利用するために45nm世代を迂回する顧客も出てくるだろう」とPatton氏は述べた。

　「我々のインテグレーション方法だと、45/40nm世代から32nm世代、および28nm世代への移行において、基本原則は互換性をもつ」とKhare氏は述べた。「それは他のHigh-k/メタルゲート法と大きく異なっている。他の方法では基本原則に非常に注意し、さらなるポリッシングを導入したりしなければならない」。

　イーストフィッシュキルでＩＢＭと共同開発を行うパートナー企業は、利益の多い32nmモバイル市場のシェアをめぐってTSMCと競争しており、IBMのエンジニアは積極的に自分たちの優位性を主張している。2007年12月に、IBMは、32nmのSRAMを試作したと発表した。また、今年4月には、顧客向けに32nmの設計を始める準備ができていると述べた。

　IBMで32nmバルクCMOSプロジェクトマネージャを務めるAn Steegen氏は、High-k/メタルゲートを使用することで、反転層の膜厚10 Å～14 Å （T_inv）分、低電力酸化膜厚を減少させることができると述べた。ゲート酸化膜が薄いと性能が向上し、ゲート長が30nmに短縮され、SRAM V_minが最適なレベルに保てる。コンタクトは、ショートの危険性を伴わず、より近くに配置可能だ。

　窒化酸化物技術がある32nm世代では、短チャンネル効果が厄介になる、と同氏は述べた。「High-kは短チャネル制御のカギであり、まだ窒化酸化物を使用している場合、大きな問題である」。

　IBMはマルチプロジェクトウェーハシャトル計画を提供しており、9月に予定されているシャトルは5月には売り切れた。2回目のシャトルは12月に予定されている。IBMとフィッシュキルの共同開発パートナーは、2009年の後半に、32nm低電力プロセスを製造開始する計画だ。Patton氏は、「我々の32nmプロセスにより、顧客は前の世代からのIPの移動が容易になる。それは、一つには、トランジスタの駆動電流比が45nmのそれと非常に似通っているからだ。もし、ある設計が、窒化物Polyゲートスタックをもつ32nmプロセスへ移植されれば、駆動電流比率が大きく下がり、重要な再設計が必要になるだろう」と述べた。

　VLSIシンポジウムで、IBMのエンジニアXian Chen氏は、共著者である、米Freescale Semiconductor社、シンガポールChartered Semiconductor社、独Infineon Technologies社、および韓国Samsung Electronics社のエンジニアと共に、32nm技術を説明した。SiON Polyと比べて、High-k/メタルゲートデバイスでは、リングオシレータの遅延が30％削減されることが示された。Chen氏は、「T_invのスケーリングに伴って、しきい値電圧のミスマッチが40％減少することが示された」と書いている。

　High-k/メタルゲートプロセスはコスト高になるという懸念を理解している同氏は、「Poly SiONゲートスタックと比べて、High-k/メタルゲートにプラスされる全体的なプロセスコストは3％未満に過ぎない」と述べた。「HfベースのHigh-kゲート誘電膜を使用することで、EOTの微細化にかなりの余地をもたせながら、ゲートリークは0.1A/ cm²以下という低レベルを維持できる。」

　SRAMセルサイズは0.157μm²である。NMOS/PMOSの駆動電流は1000/575μA/μm（1nA/μmオフ電流、1.1V_dd時）であり、有効電力低減のため1.0Vに調整することができる。

　顧客はこれからも複数の電力レールと他の設計技術を使用して、待機電力を制御するだろうとSteegen氏は述べた。High-k/メタルゲートを挿入すれば有効電力が向上し、32nmプロセスの顧客は、動的電圧制御（DVS：Dynamic Voltage Scaling）を使って有効電力を管理できるようになる。「32nm世代における大きな問題は、有効電力の管理と制御である。High-kでは、V_ddの微細化で、期待できる性能向上に十分なマージンが与えられる。我々は0.9Vで一定の性能要求を満たし、有効電力を削減することができる」と同氏は述べた。

（Semiconductor International, David Lammers）