プロセスエンジニアにとって最新の技術であるフラッシュアニールは、不純物拡散を抑制しながら不純物を活性化するためにすでに使われているスパイクRTA（Rapid Thermal Annealing）を補完する。しかし、フラッシュアニールはさらに精密で、900℃以下から1300℃以下まで上昇し、数ミリ秒内で下降するので、拡散をほとんど無視できる量に抑える。さらに、通常、フラッシュアニールは、結晶膜がアモルファス状態に変化するほどの時間、一定の温度にとどまらないので、チャネル歪みを維持する重要な役割を果たしうる。米ワシントンDCで12月10〜12日に開かれたIEDM 2007では、多くのエンジニアが、フラッシュアニール技術に関する研究成果を発表した。

　米カリフォルニア大学バークレー校のPankaj Kalra氏、および米Intel社、米SEMATECH、米テキサス大学オースティン校、米AMD社、米IBM社、韓国GIST社の研究者は、フラッシュアニールが45nm向けHigh-k/メタルゲートMOSFETの性能と信頼性に与える影響を研究。その結果、15nm以下接合、1kΩ/sqレンジ面積抵抗（Rs）を達成した。

　同グループは、High-k膜（ALDによる3nmのHfSiO）を1nmのSiO_xに成膜し、成膜後アニールをNH3中で行ったゲートファーストCMOSデバイスを作成した。ゲート電極（ALDによる100nmのTiN）を蒸着し、Poly-Si低圧化学気相成長（LPCVD）を行った。その後、浅接合、スペーサ形成、深ソース・ドレイン（S/D）イオン注入、スパイクアニールあるいはフラッシュアニールで活性化した。フラッシュアニールの結果、サブスレッショルドスロープ係数（SS）で短チャネル効果の向上が見られ、ドレイン誘起電位障壁低下（DIBL：Drain Induced Barrier Lowering）が減少した。どちらのアニールでも、良好な挙動のCV曲線と、それに匹敵する同等の酸化膜厚やNMOSトランジスタのフラットバンド電圧が得られた。正バイアス温度不安定性（PBTI）の測定では、トラップ生成がアニール手順にほとんど依存していないことが示された。しかし、フラッシュアニールを用いたデバイスの場合、チャージポンピング測定で示されているように、界面層（HfSiO/SiO_x）はトラップ密度（N_it）が高かった。負バイアス温度不安定性（NBTI）の結果も違いを示している（図）。研究者らは、フラッシュアニール（1300℃以下）中の高温露光によって引き起こされたSiO_x内のHigh-k膜による酸素欠損が、N_it増加と関係しているかもしれないと推測した。ダメージを不動態化するため、電極形成後アニール（PMA：Post Metallization Anneal）工程が付け加えられ、そのことによってSSも低下し、界面品質の向上が示された。

　フラッシュアニール実行のカギは、プロセスフローの他のアニール工程の中で適切な位置を占めることである。東芝の佐貫氏とSONYや中国NECエレクトロニクス社の研究者は、S/DアニールのスパイクRTA前にフラッシュアニールを行うことで、eSiGe S/Dを持つpFETのチャネル応力が向上することを発見した。nFETデバイスでは、フラッシュアニールが、注入や抑制されたTED（Transient Enhanced Diffusion）によって引き起こされたSDE（ソースドレインエクステンション）のダメージ層を回復させた。

　nFETでは、スパイクRTAの前にフラッシュアニールを行うことで、しきい値電圧（Vt）のロールオフも向上。フラッシュアニールはS/DとSDEのダメージを回復した。性能に関しては、pFETの飽和駆動電流（ID_sat）が11％向上、eSiGe S/Dを持つ場合、750μA/μmとなった。nFETのID_satは、I_off=100nA/μm、V_dd=1Vで、8％向上して1160μA/μmとなった。

　スパイクアニールがフラッシュアニールに先行していたとき、pFETのIDsatの性能向上はなかった。彼らは、SiGe層表面がS/D注入によってアモルファスに変化、スパイクRTAによって再結晶化されることを確認した。再結晶化はeSiGe層の応力を減少させる。