EUVリソグラフィ（13.5nm）は当初、32nm（hp）のパターニングを実現する技術として、2009〜2010年頃には導入されると見られていた。しかし、EUVリソグラフィの開発状況は遅れており、ArFとEUVのブリッジ技術として、ダブルパターニング法でArF液浸リソグラフィを延命させる必要があるとの認識がここ数年広まってきた。ダブルパターニングでは、高密度の回路パターンを2つの異なるパターンに分解し、それぞれのパターンをウェーハに転写する。フラッシュメモリーのレイアウトのように1次元（線）のパターンを施したマスクでは効果を得やすいが、2次元（面）パターンであるDRAMや複雑なロジックのレイアウトなどは困難となる。デバイスによっても異なるが、32nmプロセスでは3〜5層のクリティカルレイヤーでダブルパターニングが必要になるとみられている。

　韓国Samsung Electronics社は、スペーサ法とも呼ばれる自己整合型のダブルパターニング技術を利用して、30nmプロセスの64Gbフラッシュ・マルチセル・デバイスを2009年から生産開始すると発表している。ただ、オーバーレイとCD制御に利点をもたらす同社の方法は、その他のメーカーが取り組んでいる多くのダブルパターニング法のひとつにすぎない（表1）。米AMD社のフェローで、RET/OPCオートメーションおよびDFMマネージャのLuigi Capodieci氏は、Semiconductor International誌が最近行った最先端フォトマスクのウェブキャストにおいて次ぎのように語った。「多くのダブルパターニング法が提案されているが、どれが最適な方法であるかはわからない」。また、それぞれのアプローチの違いについては、「自己整合型のダブルパターニング法は一般的なプロセスや既存の材料を利用することができるが、スペーサ法や複雑なレイアウトでは複数のマスクを使用する必要がある」と説明する。

　露光を2回行うことで解像度を高める2重露光は、新たに「メモリーフリー」フォトレジストを開発する必要であり、現時点では利用することができない。また、ダブルイメージングについても、新規材料の開発が必要とされているのが現状だ。レジストパターンを「フリーズ（凍結）」させることで、典型的なダブルパターニング法から最初のエッチ工程を削除することができる。「この手法ではポジ型レジストよりもネガ型レジストが適している。現在も研究が進められているが生産レベルに適用できる材料はまだ見つかっていない」（Capodieci氏）という。一般的なダブルパターニング法は、プロセス工程が多い（マスク2工程、露光2工程、エッチング2工程）ことや、オーバーレイの問題や高コストなどの問題を抱えている。スペーサ法、ダブルパターニング、EUVリソグラフィのコストの違いについて、韓国Hynix Semiconductor社CTOのJin Seog Choi氏がSEMIのITPC（International Trade Partners Conference）にて定量化している（図1）。

　図3は、半導体メーカーがフラッシュ、DRAM、ロジックといったデバイス性能の向上を推し進めることによって、トランジスタの構造や材料の変化がどのように変遷していくかを表している。

　フラッシュメモリーデバイスでは、32nmにおいて新たな材料やトランジスタ構造が必要になってくるとみられる。AMATのMaydanセンターでバイスプレジデントを務めるKen MacWilliams氏は、「チャージトラップ型フラッシュメモリーや相変化メモリーといった代替技術を推し進めながら、フローティングゲートの延命を可能にしてきたのは、High-k材料とセルデザインの開発だった」と述べる。同氏は、「積層デバイスではHigh-k材料が制御ゲートからフローティングゲートまでカップリングを向上させる。一方、積層間のLow-k材料はセル間で起こりうる干渉を最小にし、積層間のフィラーとして機能する」という。Al₂O₃やHfベースの材料などがHigh-k膜として使用され、Taなどの材料がゲート電極として機能する。

　ロジック業界では、米IBM社と米Intel社の両社がHigh-k絶縁膜とメタルゲートを45nmで使用することを発表している。これらの積層方法として、ゲートファーストとゲートラストの2つのアプローチが登場した。ゲートファーストは、従来のPoly/SiONゲートと同じように、ゲートは高温接合アニールを含む熱サイクルに左右される。一方、ゲートラストはダミーPolyゲートに対し熱サイクルとそれに続くプロセスを行い、その後ダミーゲートが除去され、High-k/メタルゲート積層に置き換えられる（置き換えゲート法）。この2つの方法は異なる製造プロセスが必要になってくる。Intelは、45nmではゲートラストを選択し、ダマシンゲートプロセスを用いるとみられる。

　AMATフェローReza Arghavani氏は、「ゲートラストの長所は、サリサイドまですべてのプロセスにHigh-kまたはメタルゲートを含まないことである」と述べる。しかし、これまでの除去方法がダマシンインテグレーション法に取って代わられたので、インテグレーションは本質的により複雑になる。「現在の課題は、下層にあるHigh-k絶縁膜にダメージを与えることなく取り除かなければならないという35nmのPolyのCD値である。その後、n側とp側には適切なメタルを成膜し、ゲート積層の上面に対して平面になるよう研磨する必要がある」（Arghavani氏）という。

　米Freescale Semiconductor社、米IBM、およびアライアンス企業は、ゲートファースト・インテグレーションを選択している。この方法ではHigh-k絶縁膜とメタルゲートは標準的なプロセスフローを用いて成膜される。また、コスト削減のために、より簡素化した方法（両トランジスタに対して絶縁膜とメタルそれぞれ1回ずつの成膜が理想）を目指している。目標は、極めて対称的なしきい値電圧とバンドエッジの有効仕事関数（NMOSは4.2eV以下、PMOSは5.2eV以下）を達成することである。

　材料の観点からいうと、HfO₂が500℃以下で結晶化しやすいことから、当初、HfSiONはHfSiONとHfO₂間に容易にインテグレートできると予想されていた。しかし、HfSiONはHfO₂（k値＝25以下）に比べてk値の上昇が限定的（SiONの9以下に対して15以下）である。「HfSiONではHigh-k膜とSi間にかなり厚い界面が発生する傾向があり、特に熱サイクルや一定のチャージトラップなどのようにあまり好ましくない電気的特徴において、材料互換性の問題を緩和する。短所としてはスケーラブルではないことであり、低電力技術のためのソリューションとなり得るが、高性能デバイスには向かない」とVenkatesan氏は述べる。Freescaleは最終的にHfZrO_xに落ち着いた。これは、最適化されれば、すぐれた界面特性をもたらし、HfO₂より若干高いk値を示す。そして、これはTaCベースのメタル電極と併せて使用されることになる。

　初期段階のメタルゲート評価で最も重点が置かれたのは、トランジスタのしきい値電圧（V_t）を制御するために最適な仕事関数を持つメタルを特定することであった。ところが最近では、pFETデバイスのV_t制御を達成するため、絶縁膜の電気的特性を変えることに焦点が当てられている。Al₂O₃は、HfO₂絶縁膜上にRFスパッタリングによって成膜され、その後アニールされ、メタルの仕事関数に依存しないデバイスのV_tをシフトさせることで、高い有効仕事関数と低いV_tを実現する。その後、薄膜のTiN/Polyゲートを成膜してパターニングを行う。nFETでは、ゲート絶縁膜上にこれもRFスパッタリングによってLa₂O₃膜を成膜し、アニールしてHfLaSiONを形成することで、Vt制御と仕事関数変調が達成される。正確な制御メカニズムについては研究が進められているが、仕事関数の増加とVt制御は、High-k膜とその下のSiON膜との間の界面における双極子形成が原因である可能性がある。nFETのしきい値電圧制御に使われるLaの代替案にはMgOも含まれている。MIRAI/Seleteの研究者らは、20nmデバイスにおいてW/TiN/HfMgO(nFET)およびW/TiN/HfAlO(pFET)のゲート積層を形成している。

　ゲートエッチはエッチングからマスク、ゲート、そして場合によってはゲート絶縁膜までをも含む、典型的な多層プロセスだ。生産性アップとコスト削減のため、積層内の多層膜のIn-situエッチングがますます必要である。米Lam Research社エッチングビジネス部門グループバイスプレジデント兼ジェネラルマネージャのRick Gottscho氏は、「チャンバ設計と装置制御の向上がそれらのプロセスを提供するカギになる」と述べる。同氏は、「In-situエッチングでは、エッチングされる最後の層は、次に積層する材料と同じではないので、すべてのウェーハが同じ環境で製造できるように、精密なpre-coat（塗布前）チャンバ技術が必要になる」と述べる。ゲートファーストではCDとエッチ・プロファイルを制御するため、複数のエッチ・パラメータ（プラズマ均一性、ウェーハ温度、バイアス電圧）を制御する能力が求められる。High-k/メタルゲートには、下層膜の選択比を向上させながら、CDばらつきを最小にする方法が必要という。同氏は、「洗浄では、洗浄薬液にウェーハをさらす時間を最短にすることが、CDばらつきを最小にするためには重要」としている。

　また、その他のHigh-k/メタルゲート代替案としては、完全シリサイド化（FUSI：Fully Silicided）Poly-Siゲートを使用する方法がある。この方法では、Poly上にNiを成膜し完全にシリサイド化し、それぞれnFETとpFET用に異なる層のシリサイドを形成する。FUSIのフローにおける課題は、様々な形状で完全シリサイド化を達成することや相を維持することであり、後者はハードマスクを用いることができる。FUSIの場合、YbをnFETのPolyに、GaをpFETに注入することで仕事関数の調整ができる。メタル/絶縁膜の界面に同調素子を挿入する場合は、注入量や注入種だけでなくサーマルバジェットも考慮しなければならない。