SiP Process Solution 2007 ～三次元SiP、そしてSi貫通ビアの量産プロセスを構築せよ～

三次元パッケージング技術の量産がいよいよ始まりそうだ。いつの間にかこれらの技術はSoCやシステムLSIを押しのけ、デジタル家電や携帯端末などサイクルタイムの短縮が求められる製品の唯一のソリューションと期待されている。PoP（Package on Package）技術では、ラインを構築できれば、KGD（Known Good Die）を集め集積・積層するだけで、最終製品に短い開発期間で新機能の追加を実行することが可能だ。Si貫通ビアを実現できれば、SoCに迫る消費電力・動作周波数の確保が可能になるかもしれない。

Si貫通ビア構造は、量産への適用が可能な技術とされる。各国の研究機関が製造プロセス技術開発に邁進しているが、装置や製造ラインの準備はできているとの声もある。歩留まりや製造可能性については、工程を縮小するに従って向上していく。
　三次元Si貫通ビアは、2008年の初めにはフラッシュメモリーやイメージセンサーにおいて現実のものになると言われている。Semiconductor International日本版では、このSi貫通ビアを含めたSiP対応のプロセス技術を一堂に集結させ、今直面する課題そしてソリューションを討論する。

終了しました

以下の講演プログラムは本日現在までに確定しているプログラムです。
追加講演の予定があります。追加講演が決定次第、プログラムを更新いたします。

日時	2007年10月23日(火)
開催時間	セミナー：10:00～16:50
場所	〒108－0075　東京都港区港南1-9-36 アレア品川5F 東京コンファレンスセンター・品川　（地図） JR品川駅港南口（東口）より徒歩2分
参加料	39,800円（税込み・資料・昼食含む）
主　催	Semiconductor International日本版(SIJ)
本日までに予定している講演プログラム	■【開会の挨拶】 <10:00-10:10> Semiconductor International　日本版編集長高橋　潤 ■【System in Packageの最前線】 <10:10-11:10> J-SiP株式会社　代表取締役　SiPコンソーシアム　理事長藤津　隆夫氏 ■【ルネサステクノロジ　3次元SiPへのアプローチ】 <11:10-12:00> 株式会社ルネサステクノロジ　システムソリューション統括本部 SiP開発センタ　ソリューション技術グループ　主任技師角　義之氏 <12:00-13:00>◇Lunch◇ ■【ウェーハレベル積層技術　　～Novel Approach to Stacking Very Thin Die～】 <13:00-14:00> TESSERA, Inc. Phil C. Damberg 氏 ■【貫通電極を用いたチップ積層DRAM技術】 <14:00-14:50> 沖電気工業株式会社　半導体事業グループシリコンマイクロデバイスカンパニー ATP生産本部　実装開発部　チームマネージャー三橋　敏郎　氏 <14:50-15:10>◇Coffee Break◇ ■【TSVを用いた3次元集積化技術の開発動向とスーパーチップインテグレーション】 <15:10-16:00> 東北大学　大学院工学研究科　バイオロボティクス専攻　准教授田中　徹氏 ■【3D integration of ICs: Equipment Perspectives】 <16:00-16:50> イーヴィグループジャパン株式会社 Sunil Wickramanayaka 氏

※ お問い合わせ先 E-Mail:sijseminar@reedbusiness.jp
電話番号：03-5775-6017

Semiconductor International日本版 第13回テクニカルセミナー SiP Process Solution 2007 ～三次元SiP、そしてSi貫通ビアの量産プロセスを構築せよ～

Semiconductor International日本版　第13回テクニカルセミナー
SiP Process Solution 2007
～三次元SiP、そしてSi貫通ビアの量産プロセスを構築せよ～