米IBM社は10年以上、T.J.ワトソン研究センターなどの世界中の研究施設で三次元積層チップを研究し、今ではSi貫通ビア（TSV）を使ったチップを同社の製造ラインに流している。「Big Blue」は今年後半には顧客にサンプルチップを提供する計画で、2008年にはTSV技術を使って商業生産に入りたい意向だ。 続きはこちらから

　ウェーハレベルパッケージング（WLP）と3次元実装を区別する線をどこに引くだろうか？何人かの人に尋ねてみると、それぞれ異なる答えが返ってくる。 　「一般的なWLPについていえば、今はSi貫通ビア（TSV）が注目を集めている」と米Semitool社のWLPプロダクトマネージャDan Schmauch氏は述べる。「しかしTSVは本当にパッケージングのアプリケーションか？それとも次世代配線か？境界線は曖昧になってきている」。 続きはこちらから

　CMOSトランジスタの微細化を続けるための投資ができる企業は世界中で限られてきている。その結果、設計着手数は1995年の1万2000件から 2006年の2000件に減少しており、集積レベルの上昇によって複雑さが増すなかで、設計サイクルがますます長くなってしまっている。3次元設計やチップ積層技術は、消費者や企業が望むような性能向上を可能にするさまざまな方法を提供できる。 続きはこちらから

　デジタルカメラ、PDA、携帯電話などのコンシューマ製品やサーバーなどの小型化はとどまることを知らない。より小さなパッケージで、より多くの機能と容量を求める声は日増しに高まっている。このニーズに応えようとする多くの半導体メーカーは、チップまたはウェーハの積層を可能にする三次元配線技術に着目し始めている。三次元配線にはディープSiエッチング、ウェーハ薄厚化、ウェーハボンディングなどの新しい加工プロセスが必要となる。ディープSiエッチング技術は、Si貫通ビア(TSV：Through-Silicon Via)を形成し、積層チップまたはウェーハを接続するために行われる。 続きはこちらから

　半導体業界において最大の話題になっているものの一つに、三次元Si貫通ビア技術があげられる。多くの研究プログラムが進行中であるが、未だに量産製品には導入されていない。三次元Si貫通ビア技術は市場にどのような影響をもたらすのか？また、どんな材料とプロセスが使用されるのか？ビアはウェーハ製造プロセスで形成されるのか？それともICパッケージングや組み立てプロセス中に形成されるのか？この新技術の導入に歯止めをかけている要因は何か？続きはこちらから

　半導体技術の開発は、高い性能と機能性とともに、サイズ、電力、コストの低減を追求している。こうした要求が年々強まる中で、小型化とコスト効率を高める三次元パッケージングの技術革新が進んできた。三次元パッケージングには一般的に、小型軽量化、異種技術のシングルパッケージ化、長い2次元配線を短い垂直配線で代替、寄生電流と消費電力の低減などの利点がある。三次元パッケージング技術はそのため、性能と機能性を高め、将来の技術形成に欠かせない役割を担っている。
　積層法による三次元パッケージングには、チップ内で機能層を1枚ずづ積み上げるオンチップ三次元インテグレーション、ダイとダイの積層やパッケージとパッケージを重ねるPOP(Package-on-Package)、PIP(Package-in-Package)、Si貫通ビアでダイとダイを配線する三次元ICなどがある。これらの三次元パッケージング手法のうち、Si貫通ビア電極はZ軸において最短距離で最も多く配線することができる技術だ。続きはこちらから

三次元インテグレーションはチップ面積を減少させ、また、配線遅延を緩和する。チップが三次元配線向けに設計されたかどうかで異なる三つの選択肢について説明する。
　三次元インテグレーションとはシステムレベルの統合の枠組みで、複数の平面デバイス層がSi貫通ビア(TSV：Through-Silicon Via)でZ軸方向に積層、配線されている。続きはこちらから

　米IBM社は2007年4月、3次元(3D)チップを実現する同社チップ積層技術について明らかにした。小型/高速/低消費電力なシステム向けに、異なるチップを相互かつより密接にパッケージングすることを可能にするもの。続きはこちらから